図1　Accellera Systems Initiative会長のShishpal Rawat��（Intel社）

�Y��化団��としてIEEEが�~�@ではあるが、動きが��い。このためAccelleraという団��が�擇泙譴拭��Y��化の�Bし合いをIEEEだと2〜3ヵ月に1�v開くだけなので、最終案まで詰めていくのに2〜3�Qかかってしまう。「Accelleraはボランティアベースの�Y��化団��」（Accellera Systems Initiative会長のShishpal Rawat��、図1）で、IEEE�Y��化委�^会に先�~けて設��言語、検証ツール、IP設��仕様などの�Y��化を進めていく。毎月1〜2�v会議を開き、�Y��化するための問��点を��い出し解��していく。最�ZではAccelleraで��まった�Y��化案をIEEEに提案し、�R認をもらうことで�Y��化を加�]している。

ムーアの法�Г閥Δ�VLSIが高集積になりVHDLやVerilogでの設��ではなく、C言語ベースでシステム機�Δ涼���度を高め、設��と検証を楽にしようというESL（electronic system level）設���}法が��発になっている。OSCIはこのESL設���}法の�Y��化を進めてきた団��で、SystemCやSystemC TLM、SystemC AMSなどの�Y��化に��を�Rいでいる。

今�v、OSCIがAccelleraと合��することで新しい組�E、Accellera Systems Initiativeが�擇泙譴拭�システムレベルの設��やIPをいろいろなツールや環境で設��できるように�Y��化していれば、これまでよりも早く実現できるようになる。この�T果、設��の�攵掚が�屬�り、組み込みシステムやSoCの設��時間が�]縮し、����化を早めることができる。��に、さまざまな「�妓澄廚魴eつC�Uの言語を�Y��化することで、ムーアの法�Г鬚気蕕某笋型覆瓩襪海箸�可�Δ砲覆襦�

ESL設���}法が�Y��化されて共通に使えるのなら、ファブレス半導��だけではなく、サードパーティも設��作業に参加できる。IDMやファブレスメーカーはサードパーティにESL設��を依頼して、�Oらは�u�Tな分野に集中できる。ツールの�Y��化はサードパーティも本当に使えるかどうか、インターオペラビリティ（Interoperability：相互運��性：�Y��化された����でもA社からZ社までどの企業も使えることを確認する作業）も�_要である。�Y��化しても他社が使えなければ�T味がないからだ。

Accelleraはこれまでもアナログやミクストシグナル�v路をVerilogやSystemCに拡張するための�Y��化作業も行ってきた。Verilog-AMSは現在進行中のミクストシグナル向け�Y��化言語の�kつである。現在はこれも含め�何瑤了斗佑虜Y��化を同時並行で進めている。「われわれは優先順位を��けず、すべての�Y��化作業を同時並行でやっていく」と会長のShishpal Rawat��は言う。

Accelleraのメンバーにファウンドリメーカーはまだいない。AccelleraではVHDL/VerilogからGDS-II出��までの�Y��化作業を扱うため、インテルやAMDなどのIDMやクアルコムやSTエリクソンなどのファブレス、ARMのようなIPベンダー、ケイデンスやメンターのようなEDAベンダーなどの半導��関連企業と、ボーイングやシスコ、オラクルなどのシステム企業などがメンバーである（図2）。日本企業としてルネサスとNECがメンバーに参加しているが、運営委�^に日本企業は1社もない（図3)。

図2　Accellera Systems Initiativeのメンバー

図3　Accellera Systems Initiative運営委�^

Accelleraの�Y��化作業は、毎週のように会議を開き、さまざまな仕様案�Pを同時並行に進めていく。参加メンバーは�盜餞覿箸世韻任呂覆ぁ１儿顱▲好ぅ后���湾、ドイツ、日本、インドなどの国の企業がメンバーになっている。�Y��化作業には最初からグローバルなメンバーを集め、毎月1〜2�vのペースで�Bし合い、��式にIEEEなどに提案することで、�T見がまとまっているためスムーズに��まる。日本国内で官�cを集めて�Y��化案を作り、IECやIEEEに提案しても外国企業に�瓦靴萄��vしや�T見の集約ができていなければ反�瓦気譴峠�わってしまう。�Y��化作業に最初からグローバル企業を含めることはもはやマストである。