図1　RTLデバッガのVerdiと組み合わせて使いバグを可��化する　出�Z：SpringSoft

SoCの設��が��しく行われているかをチェックするための「検証」作業が、今やSoCの設��作業時間の半分にも達するといわれている。ソフトウエア�屬埜‐擇靴晋紊皀蹈献奪�が実際に動くかどうかを確かめるためにFPGAを使ってロジックを組み、そのロジックが最初の設��と合っているかどうかを確認する。このため検証作業はできるだけ早めたい。さまざまな機�Ω‐撻帖璽襪�登場してきているが、今�v発表されたツールはFPGAでRTLを合成したロジックのバグをすぐにわかるように可��化するソフトウエアツールである。

同社は�O動デバッグソフトウエアVerdiをすでに����化しているが、今�vのProbe Visualizerツールと組み合わせて使うことで、バグの見える化を�膿覆垢襦�FPGAで�b理を確認するために作��するプロトタイプボードの設定に時間がかかる��、設��のデバッグ作業に��要な可��化性が��しかった。今�vのツールは、��来なら数時間かかっていた設定を数分でプローブできるとしている。

この新����は、直�菘�にわかりやすいソフトウエアベースのツールであり、数100万サイクルに載った数1000もの信�､魏���化できるようにしているため、FPGAベースのプロトタイプ基��のデバッグをRTLレベルに渡って見つけることができる。ここでは、RTLの�b理をVerdiからドラッグ＆ドロップでProbe Visualizerに�eってきて、設��のデータベースとの相関を調べる。この設��データベースには、これまでのデバッグのノウハウを蓄積しており、C言語から信�･僖垢林X��のデータを�j量に蓄積している、と同社ロジック検証グループシニアディレクタのハワード・マオ��（図2の��）は述べる。これらのデータベースとの相関を採って信�･僖垢魍稜Г垢襪世韻覆里如▲妊丱奪虻邏箸�1日��度で終わるとしている。

図2　Spring Soft社シニアディレクタのHoward Mao��(��）、COOのJohnson Teng��(左)

このツールに���錣靴討い�ProtoLink Interfaceカードには2Gバイトのメモリを搭載しており、映�犠霾鵑諒�数のフレーム分のデータを保�Tすることができる��、長いサイクル数が��要なバグでさえ、�~単に把�曚任�る。��来だとバグが見つかればRTLベレルまで立ち返って�T��するため何度も検証-RTL�T��を行き来しなければならなかったが、このツールだとデータベースとの間を行き来することで、やり�Dりの�v数を�j幅に��らすことができる。このようにして、合成や配��配線の間、最適化した信�､鯤毋Tすることができる。