図1　AWRマーケティング担当Sherry Hess��

マイクロ�S解析からノイズ解析までGUIで見やすく
AWR社が�R��するのは、FM周�S数から数��GHzまでの高周�S�覦茲��v路設��ツール。同社の狙いは携帯電�Bや携帯端��、通信�\術、�O動�Zや�豢�宇宙�\術などこれから成長しようというワイヤレス分野である。高周�S�v路の設��（�����@Microwave Office）だけではなく、デジタル変調システムなどのシミュレーション（同Visual System Simulator）や、ノイズや信��(gu┤)処理の電磁�c解析（同AXIEM）、シリコンやGaAs/GaNなど化合�馮焼���設��（同Analog Office）などに使うツールを����化している。

同社は、�盜颯蹈汽鵐献Д襯垢砲△�UCLA（University of California, Los Angels）からスピンオフし、1994�Qに設立され、1998�Qに最初の����をリリースしたが、2010�Q度まで13期(�Q)連����肩�屬�りの成長を��けてきた。「未�崗譴隆覿箸覆里膿��Cは言えないが、2008�Qごろから���Cになり、その後は順調に�W(w┌ng)益・売り�屬欧箸發縫廛薀浩�長。2011�Q度はすごく良い」（同社マーケティング担当VPのSherry Hess��）と、Globalpress主��のe-Summit2011で�Bしていたが、4月になってプレスリリースにて��らかにしたところ、2011�Q度（3月31日を締めとする会���Q度）は���i�Q比30%�\という�T果だった。いずれ株式�崗譴鮃圓Α�

同社の�咾澆枠深oや�J渉など��失の�Hい高周�S設��において、ユーザーインターフェースにフォーカスしていることだ（図2）。マイクロソフトのオフィスと同様な見栄え（look and feel）を�eつソフトMicrowave Officeを使ってパソコンベースで設��しやすいため、UNIXベースのコンピュータを使って設��する場合と比べソフトを�{�uする時間が半分しかかからない、とHess��は言う。Microwave Officeは、MMIC（モノリシックマイクロ�SIC）や、プリント�v路基��、モジュール、SiPなどのマイクロ�S�v路を設��する場合に使う。

図2　Microwave Officeの�v路設��画�C　マイクロソフトのオフィスのような見た�`

半導��デバイス、��にRF CMOSやBiCMOS、SOS、Si/Geバイポーラなどの設��にはAnalog Officeを提供している。シリコンやGaAsなどの半導��の�v路設��に��化したツールであり、画�C�屬撚穣[デバイスとしての設��ができる。

同様にVisual System Simulatorは、ここのマイクロ�S�v路での�v路図や出���S形ではなく、ワイヤレスシステムとしての、例えばデジタル変調の16QAMの�X��をシミュレーションするとか、マクロ的に見て何が��きているかをチェックするのが�`的だ。AXIEMはプレーナマイクロストリップラインの3次元電磁�c解析設��ツールであり、��巻�Xのコイルやアンテナの設��や解析、プリント基��の配線設��などに使う。

もう�kつの成長軸は、オープンなデザインフローである。AWRのシミュレータや設��モデルを組み込めるように出来るだけ�Y��的なツールと組み合わせられるように作っている。例えば、レイアウトや�v路スキマティック入��にはメンターやケイデンスのツール、�v路シミュレータはシノプシスのHSPICE、検証にもメンターやケイデンスのツール、システム設��にはMATLABのモデルにも組み込める。4月にはナショナルインスツルメンツのベクトルシグナルアナライザを開発するためにMicrowave OfficeとVisual System Simulatorを組み入れた、と発表している。

日本は�_要な�x場と見ており、2002�Qにオフィスを開設して以来、グローバルなコラボレーションに��を入れている。その後�f国のソウル、2011�Q4月には中国の�帷Lにもオフィスを開いた。7月にはアジア（ソウル、����、東�B）においてデザインフォーラムを開��する予定である。

アパッチ、低電��設��からEMC、ESDにも拡�j
AWRがワイヤレス�Uに�R��したのに�瓦靴董▲▲僖奪船妊競ぅ鵐愁螢紂璽轡腑鵐此�Apache Design Solutions）社は、もう�kつの成長の軸である低消�J電��ICへの応��を狙ったEDAツールベンダーだ。2001�Qに設立した�{いベンチャー企業だが、パワー解析とノイズ解析に�R��している。設立後、まだパワーが問����されなかった180nm時代は�Z労しながらも、パワーに�R��してきた�T果、最�Zの8�Q間は連��してプラス成長している。

同社の創立�vの�k人でCEOのAndrew Yang��（図3）は、「130nm、90nm時代からパワーを考慮しなかったために設��ミスが�\えてきた」と述べる。時代はデジタルチップだけではなくIPについてもパワーが不可�Lな設��要素になってきた。同時に低消�J電��だけではなく、最初のシリコンが設��通りに動くかどうかについてはノイズや�J渉耐性、ESD（��電破�s）にもパワーそのものが影�xを及ぼすようになってきたという。それもシリコンチップだけではなく、パッケージやボードレベルまで考慮に入れる��要が出てきている。

図3　Apache社CEOのAndrew Yang��

最�Zでは、TSVを使った3D ICなどの電��解析の要求も出てきており、消�J電��と�X解析の設���}法が求められるようになってきている。そこでアパッチはパワーとノイズの問��を解くため、4つの����プラットフォームを�W(w┌ng)��して次の3つのソリューションを言及している。
1. パワーバジェット：システムの�b理設��レベルから消�J電��を��らすための解析と最適化を行う
2. パワーデリバリーインテグリティ：配電が�T図どおりに行われているかをチェックし、SoCの電源ノイズを解析し設��完了までサポートする
3. パワーインデューストノイズ：チップをパッケージングしボードに実�△靴晋紂▲船奪廚剖ゝ襪垢訶杜�が放�oされ戻ってくることで�擇犬襯離ぅ困鬟皀妊覯修群鮴呂垢�

3D ICとしてチップとチップをTSVで接��した時の消�J電��だけではなく、�X分布やストレス、それらの時間変化も解析する。さらにメタル配線内における電圧�T下(エレクトロマイグレーション不良�敢�)についてのマップも表��する（図4）。

図4　3D ICの電圧�T下分布と�X分布シミュレーション　出�Z：Apache Design Solutions

昨�QリリースしたPathfinderソリューションは、ESD問��をチップ、パッケージから基��のRCを抽出したり、電流密度のチェックやI/Oの�堙榔�答をシミュレーションしたりできるようになっている。人��モデルやデバイス帯電モデルなどもサポートしている。ESDは�Q社�Q様で解��してきたが、アパッチはこれをICの�W��動作�覦茲篆�頼性�屬��U約、�Xによる故障解析などを考慮に入れ、�W��なESD保護できる�覦茲魍諒櫃垢襪茲Δ幣}法を開発している。

アパッチはこのほど株式�崗譴鮃圓Δ燭瓠�SEC（証�w�D引委�^会）に届けを申�个靴拭�IPOに向けた内容については詳細を�o表していないが、申�仂}��きはドイツ銀行証�wが行うことになっている。株式�o開によるキャピタルゲインで�@金を調達し、さらなる成長を狙う。