CMOSトランジスタを微細化していくにつれ、ゲート長などのバラつきがVthのバラつきといった電流・電圧値に�j(lu┛)きく影�xを及ぼす。デジタル�v路とは違い、同じ��度のバラつきでもアナログ�v路の微細化には限りがあった。もちろん、マスク�屬培���することは常識ではあるが、それだけではデジタル�v路と同じ��度のバラつきならアナログ�v路は動作しにくくなってしまう。NECエレは今�v、��性バラつきを�]ち消し合うようなA-Dコンバータの新しい�v路��(sh┫)式を考案した。

ビデオや映�輝���のA-Dコンバータでは、フラッシュ��(sh┫)式と�}ばれる並�`��(sh┫)式を使うことが�Hい。この��(sh┫)式は、下位ビットから�岼魅咼奪箸砲�けて、分解�Δ鳳�じてコンパレータをずらっと並べ、�k度に比較していく��(sh┫)式を使うため、高�]のコンバータによく使われる。今�vのように分解�Δ�6ビットであれば2の6乗すなわち64個のコンバータを並べる。

コンパレータには高�@度の基��電圧源が��要になるが、これが素子バラつきに影�xされる。そこでNECエレが考えたのは、1ビットのA-Dコンバータすなわちコンパレータを、1/64Vcc電圧単位で2個ずつペアにして配��し、それぞれの差分を採り平均化する��(sh┫)法である。差分はデジタルコンパレータで比較し、もし差分が�j(lu┛)きすぎるなら�uのコンパレータに切り��え、再構成し直す。すなわち、ペアのコンパレータの平均と再構成（����）という考え��(sh┫)でばらつきを��らすという�lだ。

今�vの�v路ではコンパレータを65個設��した。コンパレータを切り��えて再構成し直す考え��(sh┫)はメモリーの�N長構成（リダンダンシ）に�瑤討い襦�ペアのコンパレータが�N長に1�潅��Tされているようなもの。

NECエレは����する�iと後でのA-Dコンバータの��性を比較している。バラつき誤差DNL（differential non-linearity error）が�����iは1.83LSB（least significant bit）と�j(lu┛)きかったが、����後は0.53LSBと使えるレベルに収まった。また��直線性誤差INL（integral non-linearity error）は�����iが3.28LSBと使い�颪砲覆蕕覆い曚表j(lu┛)きかったが、����後は0.73LSBとまずまずのレベルに収まっている。

��来のフラッシュコンバータだと�B�^のトリミングをしながらバラつきを抑えていくという��(sh┫)式を使うことが�Hかった。しかも基��電圧源は高�@度が要求される。このため、低コスト化できなかった。今�vの�\術はトリミングの��要がなく、低コスト化しやすく��争��があり、�攵掚が高い。微細化による低消�J電��という点も�j(lu┛)きい。

90nmプロセスで作ったこの6ビット�v路のチップサイズは0.36平��(sh┫)mmと小さくできた。ちなみにISSCC2009ではIntelがカーネギーメロン�j(lu┛)学と共同で、45nmCMOSで作った7ビットA-Dコンバータのチップ�C積は1平��(sh┫)mmもあった。NECエレの�v路で7ビットに拡張するならコンパレータの数が2倍�\えるため単純にチップ�C積も2倍になると仮定しても0.72平��(sh┫)mmにとどまる。