CEATECの会期中、10月1〜3日にかけてJissoフォーラム2008が同じ幕張にあるアパホテル＆リゾート東�Bベイ幕張ホールで開かれ、その解を模索した。メモリーとロジックICをTSVで接��するためには、それぞれの電極パッドの�jきさと位��を統�kしなければならない。インテルはSEMICON WestでチップのTSVの位��を同じにしようと�}びかけたといわれている。

接��位��を同じにするためには、��数のチップを�e�妓�に接��することを個々のチップ設��に予め�rり込んでおくことが望ましい。しかし、メモリーとロジックで同じ位��にTSVを設けることは設����、�jきな�U約となり�Mしい。そこで、東�B�j学�攵��\術研�|所の桜井�Q康教�bは、インターポーザーを介して�Q電極を接��しやすいように再配線する��要があると述べた。

これに�瓦靴董▲ぅ鵐拭璽檗璽供爾鯑各�するとコストアップになると、NECエレクトロニクスは�w遠する。

コストアップについては今後、詳細に検討する��要があるものの、ルネサステクノロジはインターポーザーをチップ間に入れても実�▲僖奪院璽鹸韶�を含めたトータルの厚さは、半��することを��した。同社は現在、量�桵のマイクロコントローラMCUとメモリーSDRAMを積層し、ワイヤーボンディングで接��したSiPパッケージと比較した。量��のSiPパッケージでは、6層のプラスチック基���屬�SDRAMをフリップチップで形成し、その�屬棒箟錺掘璽箸魘瓦鵑�MCUを載せ、MCUの電極パッドとパッケージ基��の表�C電極とはボンディングワイヤーで接��する。パッケージ裏�Cの半田ボールを含めたトータルの厚さは1.25mmである。

これに�瓦靴�、現在開発中のTSVによる3次元積層ICでは、インターポーザーを入れて再配線してもトータルの厚さは0.6mmしかなかった。構�]的には今度はMCUを下に��き、その�屬縫ぅ鵐拭璽檗璽供爾魏陲靴�SDRAMを載せている。インターポーザーを入れても薄くなったのは、パッケージ基��の配線層数が��来の6層から2層に��ったためだとしている。すなわちインターポーザーの再配線によって下にあるパッケージ基��の配線層数を��らしたのである。パッケージ基��の厚さは��来の0.46mmから今�v0.2mmに��少した。配線長はワイヤーボンディングではないため最も�]くなったという。

このインターポーザーによる再配線�}法は、3次元実�△�TSVを推進する�屬脳鐡緇}段になるかもしれない。メモリーやロジックなどのチップの電極配線設��に負担をかけなくて済むためだ。ファブレス、ファウンドリ、IDMの半導��メーカーいずれもTSVのための設��を相�}のチップの電極の配��、サイズに応じて変えることには�M色を��すだろう。となると、インターポーザー設��サービスというビジネスが新たに�擇泙譴討�る可��性がある。