初日最初の基調講演で、��(sh━)Intel社Microprocessor Technology研�|所のShekhar Borkar��(hu━)は、3次元に集積することの最�j(lu┛)のメリットがCPUやI/Oの高�]のデータレートに�瓦靴董▲瓮皀蝓爾厘�いデータレート、すなわちバンド幅とのギャップを�mめるためのキーテクノロジだと述べた。しかもI/OピンではGbps当たりの消�J電��はまだ�j(lu┛)きいため、これも下げる��要がある。このための3D実�△���め�}になるという。例えば、チップ間の信��(gu┤)は5mm以�巛`れるとインダクタンス成分が効いてきて分布定数的な振る舞いをするためインピーダンスマッチングの��要やシグナルインテグリティが問��となってくる。しかし、チップ間�{(di┐o)�`が2mm以下だとインダクタンス成分を無��でき集中定数�v路で�Dり扱えるため、高�]化に向くとしている。

さらにマルチコアやマルチプロセッサシステムではコアとL1およびL2キャッシュとのバンド幅を広くできるため、L2キャッシュとバルクメモリーとの間に3Dメモリーを搭載すれば、高�]化だけではなく低消�J電��化も可�Δ砲覆蝓�100Gバイト当たり25Wだったのが2W��度に収まると見積もっている。Intelは以�i80コアの並�`プロセッサを発表していたが、そのコアごとに256Kバイトのローカルメモリーを�eたせるというアーキテクチャを3Dスタック構�]で実現できる。ここに��並�`マルチコアプロセッサのシステムが�擇�てくるとしている。

��いてベルギーIMECのEric Beyne��(hu━)は、3D集積化ではコストダウンが実��化のカギを�曚襪燭瓠�3D実�△�WLP（ウェーハレベルパッケージ）やワイヤボンドによる��来のスタック実�◆�TSVによる実�△覆匹糧羈咾鮃圓辰拭�その�T果、やはりTSVがコスト的に見合うこと、できるだけ楉鵡Δ鮠�さくすることなどを述べた。TSVの最�j(lu┛)の問��は、配線のルーティングであると指�~した。ルーティングはこれまで以�屬吠�雑になり、へたをするとメタル層を�{加したり、チップを�j(lu┛)きくしなくてはならなくなる恐れさえあるとしている。TSVだけなら、半田ではなくCuを使った20μm��度の薄いウェーハの楉魅咼△�高密度化できるという。

メモリーメーカーのドイツQimonda社Backend Innovation�靆腓亮臉淵┘鵐献縫△任△�Harry Helder��(hu━)は、メモリー3D集積化のメリットはメモリーのバンド幅をさらに広げることだと述べた。やはりIntelと同様な考えでメモリーの3D化を進めている。同��(hu━)は、Qimonda�\術の詳細は�BせないとしながらもCuマイクロバンプが�Hピン化の��め�}になるとしている。これはCu電極の�屬�SnあるいはSn-Ag合金をコーティングしているが、�w相反応で電極同士が�T合するSOLID（solid liquid interdiffusion）�\術と�}んでいる。

��(sh━)UCLAのJason Cong��(hu━)は、放�X設���屬�TSVは�Xを逃がす�_要な役割を果たすことをシミュレーションで検証し、フロアプランニングや�H層スタック�屬離檗璽箸離僉璽謄�ショニング、配線の折り返しデザインなどが�X�B�^を考慮した�X設��の指針になることを��(j┤)した。

高�]化に�瓦靴討蓮▲轡螢灰鵑離ぅ鵐拭璽檗璽供淵船奪廚鮑椶擦覺韶�）の��(sh┫)向へ向かうことを沖電気工業や�噞�\術総合研�|所などが指�~している。

ASETは平成19�Q度に「次世代��次元積層�\術開発の先導研�|」と称して3次元SiP集積化�\術の調�hを行ってきたが、その調�h�T果を3D-SIC終了後に発表した。その成果報告を�pけ、2008�Q度から3次元集積化�\術プロジェクトの通称「ドリームチップ��画」をNEDOに申�个掘�現在検討中で本格的な3D SiP集積化�\術プロジェクトがまもなく始まると見ている。