パナソニックはこの2社の共同開発を通じて昨�Q6月に世�c初でシステムLSIへ45nmプロセスを導入と�eっており、この32nmプロセスについても、量�巤期は��らかにしていないが、「�k番で�}を�屬欧燭ぁ廖淵僖淵愁縫奪�　セミコンダクター社広報）と�T欲を��している。

「社内に先端の��要があり、ゴールの形がはっきりしているのが��(d┛ng)み。�x場が求めたときには�貭召卜�ち�屬欧蕕譴����U(ku┛)が�Dったということ」と同広報は語っている。

開発した32nm量��の要素�\術としては、CMOSの�k�|であるCMIS (Complementary Metal Insulator Semiconductor 相��型金�鐇箟鑠貳焼���) 向けにMetal/High-kゲートスタック構�]を�~するトランジスタに原子レベルの��薄膜キャップ層を最適な条�P下で�{加したもので、配線にはLow-k材料を��いた、とするのみで、�\術的詳細は��らかにしていない。

キャップ層の導入により、実��化レベルのトランジスタの信頼性、および�j(lu┛)��模�v路を動作できるレベルにトランジスタ間の電気的��性のばらつきを抑�U(ku┛)できたことで今�vの発表になった模様。

パナソニック（当時松下電�_(d│)�噞）とルネサス（当時は��菱電機）は1998�Qに共同開発に合�T、2001�Qに130nm DRAM混載プロセス、2002�Qに90nmシステムLSIプロセス、2004�Qに90nm DRAM混載プロセス、2005�Qに65nmシステムLSIプロセス、2007�Qに45nmシステムLSIプロセスをそれぞれ開発完了している。

パナソニックは2007�Q6月に業�cの先頭を切って45nmプロセスを同社のシステムLSIのUniPhierに適��、ビデオデコーダチップの量��を開始している。パートナーのルネサスは、しかし、65nmプロセスの量��が今�Q8月に本格化したばかりで、45nmプロセスは2009�Q下期、32nmプロセスについては2011�Q頃と、パナソニックとはかなり�a(b┳)度差がある。「電気��性のばらつきの抑�U(ku┛)、信頼性の確保ができたが、今後300mmラインへのインテグレーションへ向けてまだ開発は��く」（ルネサス広報）としている。