図1　セミコン・ジャパン2024の風景

��来、セミコンは半導�����]����と化学材料や機械的な�雕爐覆匹隆覿箸�出�tしており、来場�vはそれらを�P入する�邵潺丱ぅ筺爾任△辰拭�ところが、ここ数�Q、IoTやAI、5GなどIT�噞も出�t�笋忘里蠧�れ、それらを�kつの企画として扱い、半導���噞と関連��けようとしてきた。もちろん、配線やゲート長などの微細化�\術が行き詰まったための�Z肉の策ではあった。

プロセスには配線幅や間隔などの微細化は��和しており、3次元構�]のトランジスタや配線やビアホールなどを採��することで集積度を�屬欧討�た。例えば7nmプロセスとは、配線幅は14〜16nmと広いまま、単位�C積当たりのトランジスタ数を約1億個形成できるプロセスと見なしてきた。この3次元化�\術はDTCO（Design Technology Co-Optimization）�\術あるいはエリアスケーリングなどと�}ばれ、微細化せずに集積度を�屬押�単位�C積当たりのトランジスタ数によって、5nmプロセスノード、3nmプロセスノード、2nmプロセスノードなどと称してきた。

このため��来と違い、プロセスノードが進むにつれ、フリップフロップをはじめとするスタンダートセルのロジックゲートを設��し直してきた。横�pのみなとみらいにあるTSMCデザインセンターでは日本人IC設���vがスタンダードセルの作り直し作業に����している。つまりIC設��とプロセスの両�気�求められるようになってきたのである。EDA�噞がSEMIに�Dり込まれることは�O��の成り行きだった。

いみじくもNvidiaのCEOであるJensen Huang��が、「微細化�\術は�Vまりつつあるが、コンピューティングパワーを�屬欧茲箸いν弋瓩呂泙垢泙��咾泙辰討い襦廖△判劼戮燭海箸蓮�微細化しなくても集積度をさらに�屬押�ICの性�Α�消�J電��をさらに改��してほしいという要求が�\えていることを��している。

先端パッケージングに�R�`

そこで集積度を�k気に�屬欧蕕譴覿\術として、先端パッケージ�\術が登場した。Nvidiaの最新GPUのBlackwellは2チップ構成からなっており、「チップ1個はプロセス�\術で���]できる最�jの�C積である」とHuang CEOは述べている。つまり、チップ�C積を�jきくして集積度を�屬欧燭い�、歩�里泙蠅��K化するため2チップ構成にしたのである。2チップで2000億トランジスタ以�屬鮟言僂靴討い襦�

セミコン･ジャパンでは、先端パッケージに�@乗りを�屬欧織灰優�テックジャパンのブースに人だかりができた。同社は半導��後工��を1個の試作から量��までを担うため、組み立ての量��を�个栄蕕�OSAT（Out-Sourced Assembly and Testではなく、�OらをOSRDA（Outsourced Semiconductor Research Development & Assembly）と�}んでいる。80°Cという低�aでチップを接合できる�\術を開発、2024�Q度はすでに400�P以�屬粒�発案�Pを�p�mしたという。現�Xではまだ20µm径のTSV加工を協��会社に委�mしているが、26�Q��2四半期からはTSV（Through Silicon Via）の専��ラインを社内に設け、10µm径でRDL（再配線層）2層のインターポーザ形成を予定している（図2）。

図2　チップレット実�△某塀个垢襯灰優�テックジャパン

コネクテックの協��会社でもあるダイセルでは、ガラスインターポーザのTSV孔を空けてCu（銅）を�mめ込むプロセスに、��来のメッキではなく、Cuペーストを使った印刷工��を�W��する。形成時間の�]縮とボイドの発�擇鯔匹阿箸いα世い�ある。Cuペーストといえどもシードメタルを��ける所までは同じだが、印刷で配線を形成する。その�iに�k時的な�Хeフィルムを�⊂�し真空中で印刷、配線した後、�Хeフィルムを除去しシンタリングし、ペーストで溶かした�~機溶剤を�^発させる。表�C�屬陵省�なCuを除去し、ハイブリッドボンディングへと進む（図3）。

図3　銅をメッキではなく印刷で穴�mめするダイセル　出�Z：ダイセル

先端パッケージングでは、半導��後工���笋肇廛螢鵐抜韶��\術�笋�らのせめぎ合いとなる。これまでプリント基��のCADを�u�Tとしてきた図研は、2.5D-ICや3D-IC、チップレットなどの配線・レイアウト・検証などにEDAツール「CR-8000」が使えることを��した。��に、ポリマーのRDLインターポーザを使って微細なビアホールだと配線層数を�j幅に削��できることを実証した。��来の配線幅・間隔が8µm/8µmだと再配線層が9〜10層��要だったのに�瓦靴董�2µm/2µmだと2層��度になることをCR-8000が実証した。

チップレットや3D-ICでは、チップ同士を積層してから不良��がわかるようでは�}��れだ。�駘�学�屬励Xや流��、電磁気学などのシミュレーションを�u�TとするAnsysはTSMCのEDAベンダーの集まりである、TSMC 3DFabric Allianceのメンバーでもある。

同社は先月、Nvidia Modulusと�}ばれるAIフレームワークを、�O社のクラウドベースのビッグデータ解析プラットフォーム「Ansys SeaScape」に統合したと発表したが、今�vその成果を見せた。SeaScapeにはAnsysのパワーインテグリティや信頼性などのプラットフォームを集積している。4mm角のチップレットの�a度分布を��来のモデルベースのシミュレータだと2次元表��による解析�T果を見るのに1分19秒かかったが、Nvidia Modulusの機械学�{だと0.29秒で同等の�T果を�uた（図4）。さらにこれを積層した3D-ICでは��来ツールで9分10秒かかったが、機械学�{ツールでは0.42秒で同等の�T果を�uた。AIの威��はすさまじい。

図4　AIを導入したシミュレータは積層した2チップの�X分布シミュレータは1300倍�]い　出�Z：Ansys

また、今�vのセミコン・ジャパンでは、英国の半導��企業が使�I団として�何�社が参加した。出�tこそしなかったが、そのうちの2社とインタビューできた。またアイルランドからも半導��や関連企業の誘致に同国���B�噞開発庁が�Oらやってきてアイルランドにおける半導���噞について解説した。��湾からは、国家科学及�\術委�^会がセミコン・ジャパンでセミナーを開��し、��湾の�x場調�h会社TrendForceが開��期間中に会場�Zくのホテルでセミナーを開��した。日本のスタートアップのEdgeCortixも出�tし、同社のエッジAI��チップSakuraシリーズのロードマップを見せた。また、アドバンテストは中期経営��画としての他社とのエコシステム構築に向けたプロジェクトを��らかにした。これらの�\術に関しては、後日レポートする。