セミコンジャパン2023、先端パッケージング�\術が��出（2）
3D-ICでは積み�_ねるチップをウェーハ段階から薄く削り�Dらなければならないが、��来は、約850µmの厚さのシリコンウェーハの�j�霾�（90%��度）を削って捨ててしまっていた。環境にもコスト的にも�Kかった。そこでウェーハ表�Cを薄くはぎ�Dって、残りを再�W��するという発�[が出てきた。2�陲任呂海譴蕕肇謄好拭爾砲弔い鴇匆陲垢�。（��1�陲呂海舛�）
プロセス����の�咾づ豁Bエレクトロン（TEL）も先端パッケージング向けの���]����に�Dり組んでいる。今�v発表したのはチップを3次元的に積み�_ねていく場合にチップを薄く削らなくてはならないが、分厚いウェーハで形成したIC�v路�霾�だけの厚さだけ、ウェーハをはぎ�Dってしまうという�\術（図5）で、TELはXLO（Extreme Laser Lift-off）�\術と�}んでいる。
図5 東�Bエレクトロンのウェーハ���`�\術の�k例 出�Z：東�Bエレクトロン
3次元ICでは、IC�v路を形成したウェーハ�屬�、別のウェーハをフェイス2フェイス（face to face）で形成する場合、使わないバルクシリコンを研磨して薄くなるまで削っていた。その後のTSV（Through Silicon Via）などで深い溝に電極を形成する場合に厚ければ作業時間がかかりすぎてしまうからだ。分厚いシリコンを捨ててしまうため、無�Gが�擇犬襪世韻任呂覆�その処理のために��要なエネルギーなど環境負荷が�jきかった。
そこでTELが開発したのは、本来削り�Dるべきバルクシリコンの�屬�らレーザーを当て、しかも、削り�Dりたい深い�霾�に��点を合わせ、ウェーハ���Cにスキャンすることで、ウェーハを��がしとる。13日にセミコンジャパンで講演したTELの�Q合�W�`代表�D締役社長は、はぎ�Dったウェーハを再�W��することを検討しており、まだ実��化まで至らないが開発中だと述べている。
図6 EVGroupがポスター�t��したウェーハ���`����EVG 850 NanoCleaveの応��例
レーザーによってウェーハを薄くはぎ�Dる�\術は、SiCやGaNでも行われているが、TELが狙ったのは3D-ICへの応��だ。またTELと同様、EVGroupも同様の���]����を����化しており、セミコンジャパンでもNanoCleaveという�@称でポスター�t��していた（図6）。TEL同様、HBM（High Bandwidth Memory）のようなメモリ積層やFO-WLP（Fan Out Wafer Level Packaging）、インターポーザ、イメージセンサ、ダイ2ウェーハ（Die to Wafer）接合などの先端パッケージング�\術への応��を狙っている。レーザーを照�oしたウェーハ内�陲励Xは�k瞬高�aになるだけなので、��点からずれているIC�v路にはほとんど影�xを与えないという。
先端パッケージング�\術は、良否判定や実��の�R定を行うテスターにも影�xを与えている。テスターのアドバンテストは、2.5D/3D-IC向けのテストハンドラーHA1200やHBM向けのチップスタック後のテスター、高集積ICに求められる高�]・高帯域幅・�Hピン化などに�官�したSoCテスターV93000と共に使う高�]シリアルインターフェイス��のカード「Pin Scale Multilevel Serial」（図7）を開発している。
図7 高�]シリアルインターフェイスに�官�したV93000��のカード（左）とV93000 EXA Scaleテスター本�� 出�Z：アドバンテスト
�收�AIやHPC、サーバーなどの頭�NとなるSoCの入出��IF（インターフェイス）はますます高�]になるため、それに�官�するテスターV93000 EXA Scaleに差し込むカード（ボード）の機�Α�性�Δ�、16レーンの並�`をテストでき、最�j32Gbpsのデータレートを�eち、さらに1か0だけのNRZ（Non Return to Zero）信�､世韻任呂覆�、振幅の�H値化を使うPAM（Pulse Amplitude Modulation）3やPAM4信�､砲��官�する。
3D-ICでは、例えばHBMのテストなどではロジックウェーハの�屬縫瀬い�4��あるいは8��スタックしているが、ダイレベルで良��だとしてもスタック後に何らかの不良が発�擇靴討い襪�もしれない。そのためにテスターで良否を判定する��要がある。アドバンテストは、ウェーハ�屬�HBMをテストできるようなハンドラーHA1200を開発した。これまでOSATがパッケージ後にテストしていた項�`を��てウェーハ�屬燃稜Г任�るようにしている。さらに、SoCでは定電圧化が進んではいるが�j電流化も著しいため、��容発�Xがこれまで1000Wや1500Wまでのハンドラーが�Hかったが、今�v、アドバンテストはオプションだが2000Wまで�官�できるような�a度�U御機�Δ魴eたせた。
さらに今�vはNANDフラッシュテスターとして最�j1024個のフラッシュメモリチップをウェーハ�屬覇瓜�に�RれるテスターT5230、さらにウェーハレベルのバーンインができる最�j5.4Gbpsの高�]インターフェイスを設けたウェーハソート機�Δ鮴澆韻�T5835、最�j32Gbpsの高�]シリアルインターフェイスに�官�できるパッケージに封�VされたNANDフラッシュメモリ（コントローラ内�邸砲�SSDなどをテストするT5851-STM32Gなどもリリースした��新しいPCIe Gen5などに�官�できる。さらにHBMテスターも開発中のようだ。
