図1　Etron 会長兼CEOのNicky Lu��

���zメモリのファブレス半導��EtronのCEOであるLu��は、これまでもTSMCと協��しながら開発を進めてきた。VLSIはGSI（Gaga Scale Integration）からTSI（Tera Scale Integration）に2022�Qから進化し始めた、とLu��は語り、シリコン�\術のロードマップをSi 1.0からSi 4.0までを��した。

Si 1.0はムーアの法�Г筌妊福璽匹遼��Г砲茲詒�細化での高集積化を表す。微細化はあくまでも配線線幅や配線間隔のスケーリングで、最小線幅が�jきな�T味を�eっていた。それが最�Z、7nmルールの設��といってもチップ�屬里匹海砲�7nmというサイズはない。TSMCの7nmプロセスノードはIntelの10nmノードに等しいといわれていることはどういうことなのか、筆�vはしばらく理解できなかった。Lu��はそれをズバリ、TSMCは微細化から�C積スケーリングに変えた、これがSi 2.0だ、と述べている。

�C積スケーリングは、FinFETのような3次元トランジスタが集積�v路に使われるようになってから始まった。Fin FETは日立��作所の発��であることをLu��は�w�Tを表して述べている。FinFETは、平�Cのトランジスタをバルクのシリコンから横�妓�に���U的に縮込めたような形をしているため、トランジスタの平�C�Xの�C積を小さくできる。トランジスタと同様に配線もA点とB点を平�C�屬農�を�Tぶのではなく、A点とB点をもっと�Zづけて、�H層配線を使い立��的に�Tぶことで、配線幅を��らすことなく平�C�屬稜枩��覦茲鮠�さくすることができる。こういった作業が�C積スケーリングである。配線幅が最も狭い所でも15nm�i後でとどまっているのは、平�C�屬��C積を小さくしているからだ。これらの詳細は、28日に開��するセミコンポータル会�^限定Free Webinar「TSMC研�|」で紹介する。

Lu��がSi 3.0と�}ぶのは、さまざまな異なるチップを同�k基���屬暴言僂垢襯悒謄蹈ぅ鵐謄哀譟璽轡腑鵑任△襦平�2）。これは3次元にスタックするような3D-ICを含む、��積スケーリングだと定�Iしている。

図2　Si 3.0はヘテロ集積化の時代になる　出�Z：Etron Nicky Lu��

TSMCはこれまでもInFO（Integrated Fan-Out）-PoP（Package on Package）と�}ばれるファンアウト・ウェーハレベルパッケージとDRAMパッケージを搭載する3次元パッケージ�\術を開発してきた。ロジックチップを再配線層の役割を果たすインターポーザを介して外�霖嫉劼悗箸弔覆欧襯僖奪院璽��屬�DRAMパッケージをその�屬謀觝椶垢襦�

それらのモノリシックな微細ノードのチップや、ヘテロ集積（HI）などの�\術を進化させた�\術を使って人間に�Zい���Α�Intelligence）を�△┐�SiチップをSi 4.0と定�Iしている。これらは、AI×IoT×HI×IC×半導��として表現している（図3）。

図3　Si 4.0は総合�\術のインテリジェントなICハードウエアとなる　出�Z：Etron Nicky Lu��

人間の頭�Nを模したAIやコンピューティング、メモリと、神経の相当する通信インターフェイス（USB4.0やSerDesなど）、�`という��覚センサからの情報を認識し処理するビジョンコンピューティング（VR/AR画���收�）、セキュリティ（プライバシーコンピューティング）などを����する。�Hくの社会問��を解��するようなソリューションを提供する。この頃には半導��はサブシステムとなっており、ソフトウエアを含めたシステムを実行するハードウエアになっている。2020�Q代から2035�QごろまでSi 4.0の時代は��くとLu��は見ている。