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日本のスパコン富tはArmコアベースで世ckの性Δ耀u

スーパーコンピュータの性Ε薀鵐ングとして6月でのTOP500が発表され、日本のスパコン「富t」がトップを耀u、415PFLOPSのLINPACK性Δ鮨した。CPUそのものは富士通の設だが、CPUコアにはArmv8.2-A SVE(Scalable Vector Extension)アーキテクチャが使われている。Armの命令セットを使い、メモリをCPUに可Δ文造Zづけると共に、CPU同士のネットワークには富士通が開発した「TofuインターコネクトD」を採した。

図1 CPU1個の内霍柔 出Z:富士通

図1 CPU1個の内霍柔 出Z:富士通


日本のスパコンがトップになったのは8Q半ぶり。当時の「B」では富士通のCPUアーキテクチャSPARC64を使ったが、今vはArmの64ビットCPUコアを52個、1チップに集積している。チップを4つのブロックに分け、1ブロック内に演Qコアを12個、U御アシスタントコアを1個とL1/L2キャッシュを集積している。

CPUコアとメモリをできるだけZづけることでチップ内のQ]度を屬押▲屮蹈奪間をNIC(Network in Chip)スイッチで接することでブロック間のを]縮した。Qブロックはj容量メモリHBM2で接し、j量のデータを1024 GB/sという高]でアクセスする。

さらにこの1パッケージのCPUを1に384個搭載し、CPU同士をTofuインターコネクトで接する。富tのシステムは396のずらりと並べたもの(図2)となっている。


図2 今vの富tではスパコンのを396動作させた 出Z:理化学研|所、富士通

図2 今vの富tではスパコンのを396動作させた 出Z:理化学研|所、富士通


CPU1個は、TSMCの7nm FinFETプロセスで]し、87億8600万トランジスタが集積されている。パッケージされたICの信・團鵑594ピン。

ArmのSVEは、ベクトル演Q可Δ如∈能j512ビット幅のSIMD(Single Instruction Multiple Data)データで演Qする。

また、機械学{やディープラーニングの学{も推bも可Δ覆茲Δ法16ビット浮動小数点演QFP16や8ビットD数演QINT8などの推b演Qも可Δ覆茲Δ法▲如璽辛を変えられる構成になっている。それも推bでは@度を8ビットに落とし、消J電の削を図っている。

演Qを最優先するスパコンは、これまでCPUが性Δ鬲めるとしてSPARCチップをはじめ独O開発を日本では推進してきたが、Armベースのアーキテクチャでも最高性Δuられることがわかった。ArmのISA(命令セットアーキテクチャ)を使いながら、SVEというベクトル演Qを拡張・{加することで、演Qに集中できるようにした。要はメモリとCPUとの{`をできるだけ]くし、CPU同士をつなぐ配線を単なるバス擬阿任呂覆、スイッチ擬阿農擇えることで性Δ屬欧蕕譴襪海箸盧Zわかってきている。さらにメモリバス幅もこれまではボトルネックだったため、これもフレキシブルに拡張する桔,悗畔僂錣辰拭こういったk連のテクノロジーは、CPUk辺倒だったこれまでの考えを改める良い機会になったといえそうだ。

参考@料
1. Japan Captures TOP500 Crown with Arm-Powered Supercomputer (2020/06/22)

(2020/06/23)
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