日本のスパコン富�tはArmコアベースで世�c�kの性�Δ��耀u
スーパーコンピュータの性�Ε薀鵐�ングとして6月でのTOP500が発表され、日本のスパコン「富�t」がトップを�耀u、415PFLOPSのLINPACK性�Δ鮨�した。CPUそのものは富士通の設��だが、CPUコアにはArmv8.2-A SVE（Scalable Vector Extension）アーキテクチャが使われている。Armの命令セットを使い、メモリをCPUに可�Δ文造��Zづけると共に、CPU同士のネットワークには富士通が開発した「TofuインターコネクトD」を採��した。
図1 CPU1個の内�霍柔� 出�Z：富士通
日本のスパコンがトップになったのは8�Q半ぶり。当時の「�B」では富士通のCPUアーキテクチャSPARC64を使ったが、今�vはArmの64ビットCPUコアを52個、1チップに集積している。チップ����を4つのブロックに分け、1ブロック内に演�Qコアを12個、�U(ku┛)御��アシスタントコアを1個とL1/L2キャッシュを集積している。
CPUコアとメモリをできるだけ�Zづけることでチップ内の���Q�]度を�屬押▲屮蹈奪�間をNIC（Network in Chip）スイッチで接��することでブロック間の����を�]縮した。�Qブロックは�j(lu┛)容量メモリHBM2で接��し、�j(lu┛)量のデータを1024 GB/sという��高�]でアクセスする。
さらにこの1パッケージのCPUを1����に384個搭載し、CPU同士をTofuインターコネクトで接��する。富�tのシステムは396��の����ずらりと並べたもの（図2）となっている。
図2 今�vの富�tではスパコンの����を396��動作させた 出�Z：理化学研�|所、富士通
CPU1個は、TSMCの7nm FinFETプロセスで���]し、87億8600万トランジスタが集積されている。パッケージされたICの信��(gu┤)ピンは594ピン。
ArmのSVEは、ベクトル演�Q可�Δ如∈能j(lu┛)512ビット幅のSIMD（Single Instruction Multiple Data）データで演�Qする。
また、機械学�{やディープラーニングの学�{も推�bも可�Δ覆茲Δ法�16ビット浮動小数点演�QFP16や8ビット�D数演�QINT8などの推�b演�Qも可�Δ覆茲Δ法▲如璽辛�を変えられる構成になっている。それも推�bでは�@度を8ビットに落とし、消�J電��の削��(f┫)を図っている。
演�Qを最優先するスパコンは、これまでCPUが性�Δ鬲�めるとしてSPARCチップをはじめ独�O開発を日本では推進してきたが、Armベースのアーキテクチャでも最高性�Δ��uられることがわかった。ArmのISA（命令セットアーキテクチャ）を使いながら、SVEというベクトル演�Qを拡張・�{加することで、演�Qに集中できるようにした。要はメモリとCPUとの�{(di┐o)�`をできるだけ�]くし、CPU同士をつなぐ配線を単なるバス��(sh┫)式ではなく、スイッチ��(sh┫)式で切り��えることで性�Δ��屬欧蕕譴襪海箸盧��Zわかってきている。さらにメモリバス幅もこれまではボトルネックだったため、これもフレキシブルに拡張する��(sh┫)法へと変わった。こういった�k連のテクノロジーは、CPU�k辺倒だったこれまでの考えを改める良い機会になったといえそうだ。
参考�@料
1. Japan Captures TOP500 Crown with Arm-Powered Supercomputer (2020/06/22)
