微細化の最先端ノードから、�sれた設��ノードのプロセスまで、高集積度SoCの開発コストはうなぎのぼりに高まると言われている。16/14nmプロセスでは、マルチパターニング�\術や�H数の電源�覦茲鯒���する�\術など、�駘�的な影�xとその周辺などが絡んでいる。もっと緩いノードでは、もっと高度なプロセス�\術や新しいツールを使う�妓�にシフトして、動作させてきた。

しかし、業�c����が絶望するように感じるはずのコスト�峺�なのにもかかわらず、常に進んできた。ツールや新�\術、プラットフォーム�}法など再�W��する�\術に�咾�依�Tしてきたからだ。先端�\術のSocを新たに開発するために3億ドルのコストがかかるだろうと予�Rされるが、実際の数�Cはもっと低い。これまで�k般的には2000〜5000万ドルであった。これは再�W��可�Δ�IPが�j量にあったためだ。もっと緩いノードでは、プロセスの改��によって、半導��メーカーは今と同じ水��のプロセスを使ったり、1〜2世代先のデバイスを���B的に使ったりしてきた。良いことばかりではない。いまだに高価であり�Mしく、時には不満もある。しかし、総じて�Kくはない。

図1　新����の開発コストは微細化と共に�\加　出�Z：IBS、Semiconductor Engineering

CadenseのOffice of Chief StrategyグループマーケティングディレクターであるSteve Carlson��は、「（高集積SoCは）企業の業績数�Cにも�jきな変化をもたらしている。もしゼロから新����を開発するなら、巨�Yのコストがかかるだろう。しかし、たいがい�J�TのIPやソフトウエア、インフラを����する。これまで2000万ドルに落ち��くところまできた。すべての数�Cが�jきくなり、曲線のトップの数�Cが会社ごとに違う��向があっても、この曲線の形はこれまでとは変わりはない」と述べている。

経済的なトレードオフ
SoCの集積度が�屬�りもっと複雑になるにつれ、それを�Dり巻く経済的な指数も複雑になる。それは、集積すべき��長やIP、�x場に早くリーチする�桔　⊂嫡J電��と性�Δ離好撻奪�、メタルの層数、メモリの�|類と数、ターゲット�x場など��てを含む。これらの�Q項�`には価格が含まれ、もっと�jきな数�Cとして積み�屬�る。

Sonics社のCEOであるDrew Wingard��は、「動作可�Δ淵皀妊襪箸靴篤鵑弔△襦��kつは単�k���|の単�k企業のモデルで、1社だけが��てを扱う。二つ�`は、�H���|のスーパーチップで、チップが何に使われるのか��確にはよくわからない。しかし、半導��メーカーが�kつのチップ開発に5億ドルを投�@して�v収できる�桔，呂覆ぁ��k�機▲轡好謄爛瓠璽�ーは、600ドルの電子����に10%を�崗茲擦靴討��Wく見えるはずだ。システムメーカーはまた、チップ専業メーカーよりももっと�Wく作れる。チップメーカーは��要以�屬里發里泙農濕�せざるを�uないからだ」と述べている。

加えて、(半導��メーカーは)開発されたものをいくつか再�W��できるし、�H様な�x場で使う�kつのプラットフォームとして開発コストを�H少かけてもよい。

「もっとも成功した企業は、基本のチップ設��を含むプラットフォームを�eつ企業である。これがあれば、別のビジネス分野に向けても派����として設��できる。�Hくの�j企業がプラットフォームを�W��している。あるビジネス分野に�kつのチップ設��を�eつ企業でさえ、他�靆腓般�なコミュニケーションをとって、それを共�~している」とArteris社マーケティング担当副社長のKurt Shuler��は語る。

中国企業は、プラットフォーム設��を絶えず磨くことによって派����を出しながら、�i世代の����を改��してきたため、プラットフォーム設��を拡�jしていくことが�崗}だ、とShuker��は言う。

ノードを���I
先端ノードの設��に�jきな関心が集まるようになってきた。設��は��常に�Mしいが、反�C�C白くもあり、その問��を解��してきた。オングストロームレベルのノードでは、�Mしくなる理�yがいくつかある。まず、EUV（extreme ultraviolet）リソグラフィが��れている。これにより、ダブルパターニングが16/14nmノードでも��要になる。10nmではトリプルあるいはクワッドパターニングさえありうる。��2に、FINFETはリーク電流を削��できるが、その設��はいまだに困�Mな�X況にある。発�X密度が�\�jし、エレクトロマイグレーションや��電破�s、EMIなどの�駘�現��も出てくるからだ。��3に、28nm以�Tのノードではプロセスバラつきの影�xが�jきくなる。

「組み込みフラッシュやMEMSセンサを、IoT（Internet of Things）��に搭載しようとしている企業をたくさん�瑤辰討い襦����zなアプリケーションプロセッサや65/55nmにフォーカスしたチップを狙う企業が、��に欧�Δ砲��Hい」、とSynopsysのソリューショングループマーケティング担当バイスプレジデントのJohn Koeter��は述べている。

同��によれば、主流の40〜65nmノードでは、新����チップのコストはほぼ40~50ドルだという。しかし、歩�里泙蠅�高くなるとソフトウエア開発コストは相�甘�に低くなる。これらのチップは先端的な機�Δ任呂覆い�らだ。

「設��ではGHzの�J囲を推進していないかもしれないが、それは���aされた設��ではないということではない。ひたすら�iに進むのではなく、そのゴールはメタル層の数を��らすことかもしれないのだ」とKoeter��は言う。

コストに�瓦垢訐��Δ筏��Δ離肇譟璽疋�フがもっと�k般的になっている。「�Hくの応��では、16/14nmで出来る高性�Δ淵廛蹈札奪轡鵐��ξ�は��要ない。最先端の設��は当分の間28nmノードだろう。設��アーキテクトは並�`処理についてもっと厳しく考える��要がある。さもなければグラフェンなどの新材料を探さなければならなくなる。また、チップを�eに�_ねるのか横に配��し始めるだろう。最先端ノードで�j�}企業が解いた問��を見ると�j��なことは高解�掬戮留��気任△辰拭�しかし、実際にはごく�k�陲離▲襯乾螢坤爐世韻�高�]性を要求されていた。ここには16/14nmが求められる。残りの�v路は古いノードで�科�だ」とOpen-SiliconのCOO（chief operating officer）のTaher Madraswala��は語る。

2.5Dは現実解
このことは、2.5Dチップのツールメーカーへの発�Rが始めているという報告からもわかる。2.5Dチップは、ネットワーク��など価格要求が厳しくない分野で、�攵�が始まっている。この�\術が主流になるにはまだ当分時間がかかるが、これまであまり��いられなかったプロセスノードで量��に適��する場合には主流にはならないだろう。

「�x場は�H様性と革新を望んでいる。これを達成するための唯�kの�桔，蓮▲灰好箸肇螢好�を下げることだ。このためには設��ツールを改��し、�}法を�~単にすることである。現実的であり広がっていく2.5Dでは、先端�\術を�Y��化する��要がある。恐らく2〜3の���I肢を�eつようになろう。インタポーザを使ってディスプレイ�\術につなげていくかもしれない」。こう述べるのはeSiliconのマーケティング担当バイスプレジデントのMike Gianfagna��。

この動きは�cけられないだろうと見る業�cの専門家は�Hい。5�Q以内にはTSV（through silicon via）を�W��した3D-ICになろう。いくつかの企業には�U御可�Δ塙佑┐蕕譴討い訐菽爾離痢璽匹悩遒蕕譴觜盻言僂淵船奪廚離灰好箸鬚�けても、メモリをプロセッサの�屬�下に実�△靴董�開発期間を�]縮し新アーキテクチャを構築することは、�jきなチャンスとなろう。これにより、システムの性�Δ��屬押⊂嫡J電��を下げ、�C積を削��できる。

「2.5DはIoTには��に�_要になる」とSonicsのWingard��は予言する。「IoTの問��は、これからの集積化�\術を��要とすることだ。最終����の要求を�瑤���要があり、今がまさにその時である。システム設���vは、IoTを定�Iするものがなんであるか、まだ�瑤蕕覆ぁ�チップメーカーはそれを定�Iするため顧客に�Zづいてはいない。だから、振り子はすぐに���]に後戻りする。シリコンチップメーカーは、2.5Dの�霾�を作ることができる。インタポーザを使って、それをつなぎ合わせればよい。今、集積化を進める理�yの���kはコストであり、消�J電��と性�Δ蓮�2番、3番の順である。しかし、IoTのアプリケーションは、何を作るべきか誰もわからないため、まだ限られている。2.5Dはなんでも扱えるが、やはりコストが問��となる」とWingard��は述べる。