図1　��7�vITC-Asiaが開��される松江�x　出�Z：ITC-Asia

基調講演では、ラピダス社の折井靖光��が9月13日に「Semiconductor Packaging Revolution in the Era of Chiplets」と��して、いくつかのインターポーザを使って、2.1D、2.3D、2.5D、3Dのパッケージング�\術を紹介する。また、14日には日本IBMの�冖O新�領r��が「Technology of the Future of Computing」と��して講演する。半導���\術のモノリシック化が�Mしくなりつつあるため、先端パッケージング�\術がシステム集積化�\術で�_要な役割を果たすようになるという。インターポーザにチップレットを集積する�\術で�_要なマイクロバンプ�\術やシリコンブリッジ配線などについて述べる。

また、�d待講演が2�P予定されており、ベルギーimecのErik Jan Marinissen��、Cadence Design SystemsのJanet Olson��がそれぞれ「Moore Meets Murphy」、「Test Industry Challenges and Solutions As Observed by the Leading Physical Implementation Solution Provider」と��して講演する。

Marinissen��の講演は文�C通り、ムーアの法�Г�マーフィの法�Г法△箸いαT味の�Bになりそうだ。ムーアの法�О瞥茵�微細化が進�tしてきたが、ここにきて微細化は行き詰まってきた。そこで、チップレットを使ってもっと集積度を�屬欧茲Δ箸いΕ船奪廛譽奪肇戞璽垢寮濕�が�R�`されるようになってきた。しかし、チップレットのような複数のダイを�_ねるようなパッケージでさえ、やはり集積度の向�屬砲弔譽謄好箸��Mしくなる、という問��に出くわすようになってきた。Marinissen��は、様々な問��を�@�hし、解��の�d口を求めようという講演を行う。

Olson��の講演では、半導��ICのテストは、設��工��の極めて�_要な作業であるが、機�Ω‐擇砲��H�jな�\術��を��要とすると指�~。設��サイクルの中の最終工��で改��することもよくある。そのような工��ごとのツールでテストする時代は終わったとして、最新の設��IPや検証、�駘�設��、そしてパッケージングという流れを��えて深く協��し合うことが求められているという。新しいソリューションでは、様々なソースからのテスト構�]を管理して、テストカバレージやテスト時間、PPA（消�J電��、性�Α��C積）のゴールを設��終了までイタレーション（何度も何度も行き来する）することなく管理しなければならない。この講演では、世�cで最も複雑な設��を半導��メーカーと�k緒に�Dり組んできた経�xを��かし、Cadenceの独�Oの��点で�擇泙譴真袈\術を紹介するという。

�k般講演でも、3D Chiplet Test Sessionが設けられており、imecや��湾の�@華�j学、MEMSプローブメーカーなどからの発表に加え、日本からも2�P発表がある。チップレットのテストとして3D/2.5DのKGD（Known Good Die）テストのための狭ピッチ（40µm��度）のMEMSプローブは、�R�`されそうだという。ほかにEDAベンダー（Synopsys、Cadence Design Systems、Siemens EDA）から3D/2.5D関連ツールの発表がある。

ITC-Asiaは、ITCのアジア版ということで、2017�Qに��湾で��1�vのITC-Asiaが開かれた。その後中国、日本、��湾で毎�Q�eち�vりで開��され、2023�Q9月に日本で開��することになった。�L外からの�b文が�Hく、���咾垢襪砲藁匹さ＿颪�もしれない。

10月には�櫂�リフォルニア�Δ砲△襯妊�ズニーランドの荽▲▲淵魯ぅ爐�ITCが開かれ、ここでもチップレットが�B��になりそうだが、ITC-Asiaは�k�B先にその�B��を議�bする。