TSMCが、去る6月に横�pで開��されたTSMC　Technology Symposium2024で開��した最新のロジックデバイス�\術ロードマップを図1に��す。現在、N3（いわゆる3nm�\術ノード（�R1）を量�桵で、2025�QにN2の量��を始めるとしており、その先のA16（いわゆる1.6nm�\術ノード）は、2026�Q��に量�凮始を�`�Yに���△鮖呂瓩討い襪箸い�。

図1　TSMCのロジックデバイス�\術ロードマップ　出�Z：TSMC, 2024�Q6月

Samsungも、6月に�盜颯�リフォルニア�Ε汽鵐離爾燃���されたSamsung Foundry Forum (SFF) 2024で、最新のロードマップを�o開し、TSMCに�眼^して2025�QにSF2 （SFはSamsung Foundry の�S、SF2はいわゆる2nm�\術ノード）の量��を開始すると述べている。その先のSF1.4は 2027�Qに量��を��画している（図2参照）。先日、Samsungは、日本のAI開発ベンチャーであるPreferred Networksに2nm AI半導��向けターンキーソリューション（設��、�i工��プロセス、実�△垢戮董砲鯆鷆，垢襪犯�表した（参考�@料2）。なお、設��は、Samsung出身�vが設立した設���p�m企業が�个栄蕕Δ箸い�。周�v��れの日本の国策2nmファウンドリが立ち�屬�る�iに、すでに先端半導��ファウンドリ3社による2nm顧客の囲い込みが始まっている。

図2　Samsung Electronicsのファウンドリ��業�靆隋�Samsung Foundry; SF）のロジックデバイスのロードマップ　出�Z：Samsung Electronics、2024�Q 6月

図3に��Intelが、�i�v紹介したITF World 2024で発表した同社のファウンドリ��業�靆隋�Intel Foundry）のロジックデバイスのロードマップを��す（参考�@料3）。来�Qに向けて2nm/1.8nm（Intel 20A/18A）のデバイス���]を���△靴討い襪茲Δ世�、我先に蘭ASMLから�P入した高NA EUV����（NA=0.55）の量�橑��は14Aからだという。Intelの������業�陲蓮�3nm CPUの���]を社内（Intel Foundry）ではなく、��湾のTSMCに���]委�mしている。Intel Foundry の営業��失はすでに1兆��を��えており、社内の������業�陲�ら�p�Rできなければさらに�\加��向で、今後の成り行きが�R�`される。

以�屬泙箸瓩襪函∪菴淵蹈献奪�半導��メーカー�Q社の最新ロードマップでは、1.4nm以�Tの��画はまだ��らかになっていない。

図3　Intelのファウンドリ��業�靆隋�Intel Foundry）のロジックデバイスのロードマップ　出�Z：Intel、2024�Q5月

CFETのその先のデバイス構�]や材料は不透��

TSMCがITF World 2024で発表した�@料によると、imecのロードマップ通りにデバイスアーキテクチャは、FinFET からナノシートを経てCFET構�]に�々圓靴討い�見込みだが、その先は、Beyond Si （チャネル材料としてSi以外の材料を採��）�覦茲�、現段階では2D TMD（2次元���ゞ��錺瀬ぅ�ルコゲナイド、����的にはWS2, MoS2, WSe2など）やCNT（カーボンナノチューブ）が検討されている（図4参照）。

図4　今後のデバイスアーキテクチャの見通し　出�Z：TSMC, 2024�Q5月

高性�Ε灰鵐團紂璽謄�ング（HPC）に向けてトランジスタアーキテクチャが変化してきているが、その��命はだんだん�]くなってきているとIntelは主張している（図5）。プレーナ構�]がFinFETに��わるのに30�Q以�屬�かったが、RibonFET (これはIntel��語で�k般にはGAA (Gate-All-Around FET) に��わるのに約15�Qを要し、さらに10�Q後にはStacked Ribbon FET (これもIntel��語で、imecではCFETと�}ばれる) に��わるまでは確実だろう。その先については、不透��で先読みはできないとしている。現在、2DチャネルFET、Magnetro Electric Spin Orbit （磁電気スピン��動デバイス）、Fe（�嗟凝���ゲート絶縁膜）FETなどが提案されているとIntelは説��している。今後、裏�C電源供給のためのパワービア�\術や3次元パッケージング�\術）がムーアの法�Г鬚気蕕棒茲某覆瓩襪里北鯲�つとIntelは�喞瓦靴討い襦�

図5：今後のデバイスアーキテクチャの見通し：Stacked Ribbon FETまでは�O筋が見えているが、その先は不透��としている　出�Z：Intel

先進ロジック半導��メーカー3社は、FinFETからナノシートを経てCFETに至る�O筋は�Wけているが、その先のBeyond Siの世�cがどうなるか不透��である。未来について確実に言えることは「未来は不確実」で混とんとしているということだ。先進3社とも、imecの先進半導��コアプログラムのメンバーであるから、imecと協業して未来を切り開くことになるだろう。

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1. ロジックデバイス微細化の指�Yである�\術ノードの表��：
ロジックデバイスの微細化の指�Yは、長�Qにわたり1ミクロン、10ナノメートルのように最小設���∨　淵妊競ぅ鵐襦璽襦�、最小加工�∨�、あるいはMOSFETのゲート長などの�駘�的な長さで表��されてきた。しかし、ファウンドリが販売�膿��屬陵��yで、微細化あるいはトランにスタ密度が少し進むごとにこれらの�駘�長によらずに��って小さな長さを提��するようになり、もはや�駘�長を�T味しなくなってしまった。たとえば、3nmデバイスのどこにも3nmの長さに相当する��所は見当たらない。最小線幅は10nmよりも広い。そこでファウンドリ�Q社は、微細化の��度を��すラベルに�圓�ない長さによる表��をやめた。

TSMCは、微細化研�|で先行するimec同様に、N7、A16（��来表��の10nmや16Åに相当）のような表��を使��するようになった。ただし、同社のプレスリリースでは、このような暗�､里茲Δ壁戎�は分かりにくいので、読�vにわかりやすい��来式の長さ表��も����しているし、メディアも同様である。なお、Samsung Electronics では、SF7、SF1.4 (SFはSamsung Foundry に�y来)、Intelは、7nm以�T、Intel7、Intel14Ａのように表��するようになったが、�Q社ばらばらな表記でますますややこしくわかりにくい。

以�屬泙箸瓩襪�、以下のようになる。N2 (2nm=20Å) の次の�}称として16という数�Cを��いるのに�瓦靴�Samsungが14を��いるのは、以�iの16/14nm世代の�X況と同様である。

表1　先進ファウンドリ3社の�\術ノードの新たな�}称

参考�@料
1. �K����、「2039�Qに向けたロジックデバイス微細化ロードマップ最新版を読み解く」、セミコンポータル、(2024/07/18)
2. �K����、「Samsung、2nm AI半導��向けターンキーソリューションをAI開発企業PFNに提供」、マイナビニュースTECH+、(2024/07/12)
3. �K����：「ムーアの法�Г鬚匹Δ笋辰沌M��させていくのか? Intelが語った研�|開発の�妓�性」、マイナビニュースTECH+、(2024/07/19)