��1世代のfinFETでは、フィンはそれほど高くなく、���C形�Xは��形に�Zかった。��2世代になると、フィンはより高く、より薄くなり、その���C形�Xは長��(sh┫)形になる。このようにすることでトランジスタの�~動�ξ�が�\すとともに、3��(sh┫)向からの空��層によりリーク電流が�j(lu┛)きく��(f┫)ることになる。

とはいえ、この構�]を作ることは�~単ではない。finFETのフィンを創り直すことは�Mしくコストもかかる。設��と���]においてはトレードオフの条�Pが数�Hくある。何段階にも渡る工��数が�\えるため、この工��はフィンエンジニアリングと�}ばれている。

フィンエンジニアリングがfinFET集積�v路プロセスのカギとなる。GlobalFoundriesの先端�\術アーキテクチャ�靆腑侫Д蹇爾�Srinivas Banna��によると、「フィンエンジニアリングは�_要になるが、�~単にできる�lではない。サイズは小さくなるうえに、スペーサやソース/ドレイン構�]といった、いろいろなエレメントを集積しなくてはならない。問��は、これらのエレメントをどのようにして詰め込み、より高い性�Δ鰓uるか、である」。

ただ、問��は、��らかにフィンエンジニアリングだけではない。16/14nm以�TのfinFETのフィンの高さや薄さをどの��度にすべきなのか？どうなりそうなのか？finFETの�j(lu┛)きな戦�Sの中でこれらはいったいどのような�T味を�eつのか？

フィンエンジニアリング
数�蚊Qに渡り、半導���噞はプレーナ型のトランジスタを設��してきた。しかし、この�\術は20nmになると�]チャンネル効果のため、さすがに息切れしてきた。今、finFET�\術に向かい始めた。この�\術では、フィンの3�Cを�W(w┌ng)��したゲートで電流を�U(ku┛)御する。

�k般に、finFETには同じ構�]で2つあるいは4つのフィンがある。フィンピッチは、ピンの幅とフィン間の間隔を合��したもの。半導��メーカーは、プロセスノードごとにフィンピッチを2/3に縮小してきた。リソグラフィプロセスがフィンピッチを��めている。

�k��(sh┫)、�Qフィンには幅と高さ、形�Xがある。このフィンはデポジションやエッチングなどの工��を経て作られる。もちろん、ゲートにはいろいろな��性の中でもゲート長という�_要な�∨，�ある。

1個のfinFET���]工��では、基��はいろいろなリソグラフィ工��をまず通る。��にスペーサ工��のパターニングが��要だ。この工��では、スペーサのような構�]を基���屬縫僖拭璽縫鵐阿掘△修慮紂△海譴蕕旅暑]の間をエッチングによって、基��に�貭���(sh┫)向に�eの溝を切り出し、これによってフィンを形成する。「その後、エッチングのレシピを変え、�{�Jテーパーをつける。これはSTI（浅いトレンチ分�`）そのもので、そのトップがフィンになる。このプロセスはフィンとSTIを1�vで作る。これはプレーナでは使われなかった��(sh┫)法で、この�霾�では少し�~単になった」とLam ResearchのフェローであるReza Arghavani��は述べている。

この後、デポジションでその間隔を�┣祝譴萩mめる。表�Cのトップを平たんになるように研磨し、デバイスに溝を��けるためのエッチングを行う。最後にゲート�┣祝譴�?q┗)\積、ゲートを形成する。

��らかに、フローは変わってきた。パターニングとエッチングが最も�Mしいプロセスになっている。「数�臆�個もあるトランジスタの（フィン幅）を�U(ku┛)御しなければならない。フィンの高さも、STIの高さも�U(ku┛)御する��要がある」とArghavani��は述べている。

コストも加わる。��実、リソグラフィや他のコストを引��しながら、Intelは14nmではウェーハ����のコストは�\加したと述べている。「プロセスはこれまで以�屬吠�雑になり、もっと�Hくの工��が��要だ。しかし、単位�C積当たりのトランジスタ数は2倍に�\えるなら、ウェーハコストが高くなった分を吸収できるだろう」とApplied Materialsトランジスタ�\術グループのシニアディレクタであるAdam Brand��は述べている。

こういった問��にもかかわらず、Intelは2011�Qに世�c最初のfinFETプロセスを立ち�屬欧拭�22nmプロセス（ダブルパターニングを使わない最後のノード）で始めたIntelはこの���k世代のfinFETは��形の形�Xをしていた。この�\術は、フィンピッチ60nm、フィン高さは34nm、フィン幅は13nmだった。

最�ZIntelは14nmノードという��2世代のfinFET�\術を立ち�屬欧拭�フィンのピッチと高さはともに42nm、フィン幅は8nmと見られている。「（より高くより薄いフィンは、）��電��性を改��する。さらに�_要なことだが、低電圧の性�Δ��屬�るだろう。低電圧でのバラつきが�霾�的に下がるからだ」とIntelプロセスアーキテクチャと集積化のシニアフェロー兼ディレクタのMark Bohr��は言う。

Intelは14nmでフィンの形�Xを長��(sh┫)形タイプに変えた。��形だとドーパントの不純�馭仕戮��屬欧覆韻譴个覆蕕覆い�らだ。「どの場合でも、直線�Xのフィンの��(sh┫)が��形�Xよりも性�Δ藁匹�なる。理�y(t┓ng)は��電��性のためであり、サブスレッショルド電流の��きも改��する」とLam ResearchのArghavani��は述べる。

�k��(sh┫)、IBMとTSMC、GlobalFoundries-Samsungチームは16/14nmで初めてfinFET�\術を立ち�屬欧討い襦�GlobalFoundriesはSamsungから14nmfinFET�\術でライセンス供与を�pけた）。これらのメーカーはfinFET構�]の��確な�∨，���らかにしていないが、�k般的なトレンドは��らかで、より高く、より薄く、より直線的に、である。

業�cの�k般的なトレンドとして、GFのBanna��は、薄い��(sh┫)がメリットは�Hいと述べている。「薄い��(sh┫)がオフ時のリーク電流を�U(ku┛)御しやすくなる。トップのフィンと�fのフィンがよりゲートに�Zづくからである。チャンネルの�U(ku┛)御性は良くなり、よりシャープにオン/オフ�U(ku┛)御ができる。つまりサブスレッショルド電流の���Aが��になり、リーク電流を��(f┫)らせる」とBanna��は言う。

フィンの高さに関する問��はもっと複雑になる。実際、チップメーカーが�kつのICを設��する場合、トータルのトランジスタのフィンの高さを��める�lだが、設���vはフィンを高くしたい。しかし、実��的には問��が�Hい。もちろん、フィンの高さはデザインルールに基づいて��めなければならない。しかもフィンが高い��(sh┫)が寄�斃椴未盥發�なる。

だからIC設���vはトレードオフを考えなければならない。スケーリングに��ってフィンピッチを�k度��めたなら、�`指す����のフィンの高さも��まる。「しかしフィンをそれよりも高くするなら、寄�斃椴未��瓦靴南~動電流がどの��度改��するかの割合を見て、最適な高さを求めなければならない」とBanna��は語る。

例えば、Intelのプロセッサは�~動電流を�屬欧謠�向がある。「同�kVddで高い電流のデバイスを求めている。だからフィンは高くなりがちで、フィン間が�Zくなる。フィン同士が�Zくなると寄�斃椴未��屬�ってしまう」と同��は言う。

プロセスフローのトレードオフもある。AppliedのBrand��は、「フィンは高い��(sh┫)が良いとは��ずしも言えない。もちろん�v路設���vにとっては高い��(sh┫)が良い。しかしプロセス�笋�らいえば、高い��(sh┫)が���]は�Mしくなる。エッチング工��とギャップ�mめ込み工��が�Mしくなるという点でトレードオフが��要だ」と述べている。

次は何か？
フィン�攵��\術の��(sh┫)向は、16/14nmノードではわかってきたが、10nm以�Tはどうか。フィンはもっと高く、フィン間はもっと�Zづくだろう。フィンのトレンドは二つに分かれるかもしれない。もっと高くするか、高さを維�eするか、だ。

今の所、業�cの��(sh┫)向は�kつに絞られている。フィンを維�eし、チャンネル材料を変える、という��(sh┫)向だ。��実、10nmや7nmノードでは、pMOSトランジスタをGeに変えようとしている。このように半導��メーカーは、性�Δ��屬欧諳k��(sh┫)で、寄�斃椴未了\加を望んでいない。「だから、設��が��容する限りフィンを高くするが、なぜシリコン以外の材料を導入するのか、その�lは電子と��孔の�‘暗戮��屬欧燭い�らだ。これが10nmあるいは7nmの次のノードのトレンドである」とLamのArghavani��は述べる。

他のメーカーも同�Tする。「ゲート�∨，鬟好院璽螢鵐阿垢襪燭瓩砲魯侫�ンを狭くしたくなる。フィンの幅に関しては、まず10nmについてディスカッションし、6nmか7nmについて議�bしよう。高いフィンはTEM�屬任茲�見えるかもしれないが、フィンを高くする��要があるのか、わからない。それよりも消�J電��密度の��(sh┫)に関心がある。本当に電流を下げられるかどうか」とIBMのシニア�\術スタッフのTerry Hook��は述べる。

�k��(sh┫)、現在のロードマップに基づき、半導��メーカーは、SiベースのfinFETを10nmに微細化している。しかし、7nmでは業�cは二つの��(sh┫)向に向かうだろう。�kつは、今日のfinFETでは10nmでガス�L(f┘ng)になるという考えだ。7nmでは新構�]のトランジスタの導入を推進している。

もう�kつの考えは、今日のfinFETを7nmまでスケーリングすることだ。このシナリオでは、チップメーカーは、10nmノードにおけるフィンの幅を8nmから7nmノードでは5nmへと縮小すると見ている。「業�cは、フィン幅5nmまでは良好な��性を�uてきた。しかし問��は、良好なラインのエッジラフネスとスムースを�eったフィンを形成できるか、である」とSematechのプロセス、材料、ESH�靆腓離廛蹈哀薀爛泪優献磧爾�Chris Hobbs��は言う。

しかし、問��はこれまで見てきたように、7nmではどれほど高いフィンが�uられるか、だ。「それを言うことは時期尚早だが、これは最適化問��であり、それによって�uられる��要な�~動電流とデバイスの性�Δ鮓�る��要がある」と同��は言う。

さらに考慮しなければならないこともある。「もちろん、限�cは実際のプロセスの問��と�U(ku┛)御性、そして極薄チャンネルの基本的なデバイスの問��にかかっている。この問��には、�L(f┘ng)陥や�‘暗戮離蹈后▲▲�セス�B�^の�\加がある。フィンを高くすると、FEOLの寄�斃椴未箸いλ召泙靴�ない問��もある」とIMECのロジックプログラムのディレクタ、Aaron Thean��は述べる。

では、10nm以�Tで業�cはどの��度フィンを見直そうとしているのだろうか。答えはもう�kつの問��とも絡む。業�cはいつまでfinFETを��長しようとしているのか、である。finFETは5nmで壁に突き当たるだろう。8nmから5nmへ行くことは可�Δ澄�やはりフィンの幅を��(f┫)らし、ゲート長を�]縮する�Oを進むことになる。しかし、5nmでは、シミュレーションによると、量子��学的な閉じ込め効果が表れ始め、チャンネル内のキャリヤの挙動を変えることになる。こうなるとしきい値が�j(lu┛)きく変動する。5nm以下では、デバイス�U(ku┛)御の問��がやってくることを心配しなければならない」とAppliedのBrand��は言う。

この点で、次世代トランジスタ�\術が��要となる。チップメーカーはオプションをいくつか検討している。トランジスタを求めて完��に創り直すわけではないとしても、��く未�瑤陵彖任�これまで以�屬貌�ってくることは間違いない、と業�cでは誰もが言う。