finFETをCリニューアルに
16/14nm以TのFinFETは、形X、サイズ、ピッチ、材料、]プロセスから見直すことになりそうだ。このトランジスタはIntelの22nmノードのプロセッサHaswellから使われたが、その長では済まないようだ。Semiconductor Engineeringがレポートする。
1世代のfinFETでは、フィンはそれほど高くなく、C形Xは形にZかった。2世代になると、フィンはより高く、より薄くなり、そのC形Xは長儀舛砲覆襦このようにすることでトランジスタの~動ξが\すとともに、3妓からの空層によりリーク電流がjきくることになる。
とはいえ、この構]を作ることは~単ではない。finFETのフィンを創り直すことはMしくコストもかかる。設と]においてはトレードオフの条Pが数Hくある。何段階にも渡る工数が\えるため、この工はフィンエンジニアリングと}ばれている。
フィンエンジニアリングがfinFET集積v路プロセスのカギとなる。GlobalFoundriesの先端\術アーキテクチャ靆腑侫Д蹇爾Srinivas Bannaによると、「フィンエンジニアリングは_要になるが、~単にできるlではない。サイズは小さくなるうえに、スペーサやソース/ドレイン構]といった、いろいろなエレメントを集積しなくてはならない。問は、これらのエレメントをどのようにして詰め込み、より高い性Δ鰓uるか、である」。
ただ、問は、らかにフィンエンジニアリングだけではない。16/14nm以TのfinFETのフィンの高さや薄さをどの度にすべきなのか?どうなりそうなのか?finFETのjきな戦Sの中でこれらはいったいどのようなT味をeつのか?
フィンエンジニアリング
数蚊Qに渡り、半導噞はプレーナ型のトランジスタを設してきた。しかし、この\術は20nmになると]チャンネル効果のため、さすがに息切れしてきた。今、finFET\術に向かい始めた。この\術では、フィンの3CをWしたゲートで電流をU御する。
k般に、finFETには同じ構]で2つあるいは4つのフィンがある。フィンピッチは、ピンの幅とフィン間の間隔を合したもの。半導メーカーは、プロセスノードごとにフィンピッチを2/3に縮小してきた。リソグラフィプロセスがフィンピッチをめている。
k機Qフィンには幅と高さ、形Xがある。このフィンはデポジションやエッチングなどの工を経て作られる。もちろん、ゲートにはいろいろな性の中でもゲート長という_要な∨,ある。
1個のfinFET]工では、基はいろいろなリソグラフィ工をまず通る。にスペーサ工のパターニングが要だ。この工では、スペーサのような構]を基屬縫僖拭璽縫鵐阿掘△修慮紂△海譴蕕旅暑]の間をエッチングによって、基に貭妓にeの溝を切り出し、これによってフィンを形成する。「その後、エッチングのレシピを変え、{Jテーパーをつける。これはSTI(浅いトレンチ分`)そのもので、そのトップがフィンになる。このプロセスはフィンとSTIを1vで作る。これはプレーナでは使われなかった桔,如△海霾では少し~単になった」とLam ResearchのフェローであるReza Arghavaniは述べている。
この後、デポジションでその間隔を┣祝譴萩mめる。表Cのトップを平たんになるように研磨し、デバイスに溝をけるためのエッチングを行う。最後にゲート┣祝譴\積、ゲートを形成する。
らかに、フローは変わってきた。パターニングとエッチングが最もMしいプロセスになっている。「数臆個もあるトランジスタの(フィン幅)をU御しなければならない。フィンの高さも、STIの高さもU御する要がある」とArghavaniは述べている。
コストも加わる。実、リソグラフィや他のコストを引しながら、Intelは14nmではウェーハのコストは\加したと述べている。「プロセスはこれまで以屬吠雑になり、もっとHくの工が要だ。しかし、単位C積当たりのトランジスタ数は2倍に\えるなら、ウェーハコストが高くなった分を吸収できるだろう」とApplied Materialsトランジスタ\術グループのシニアディレクタであるAdam Brandは述べている。
こういった問にもかかわらず、Intelは2011Qに世c最初のfinFETプロセスを立ち屬欧拭22nmプロセス(ダブルパターニングを使わない最後のノード)で始めたIntelはこのk世代のfinFETは形の形Xをしていた。この\術は、フィンピッチ60nm、フィン高さは34nm、フィン幅は13nmだった。
最ZIntelは14nmノードという2世代のfinFET\術を立ち屬欧拭フィンのピッチと高さはともに42nm、フィン幅は8nmと見られている。「(より高くより薄いフィンは、)電性を改する。さらに_要なことだが、低電圧の性Δ屬るだろう。低電圧でのバラつきが霾的に下がるからだ」とIntelプロセスアーキテクチャと集積化のシニアフェロー兼ディレクタのMark Bohrは言う。
Intelは14nmでフィンの形Xを長儀船織ぅ廚吠僂┐拭q形だとドーパントの不純馭仕戮屬欧覆韻譴个覆蕕覆いらだ。「どの場合でも、直線Xのフィンの気形Xよりも性Δ藁匹なる。理yは電性のためであり、サブスレッショルド電流のきも改する」とLam ResearchのArghavaniは述べる。
k機IBMとTSMC、GlobalFoundries-Samsungチームは16/14nmで初めてfinFET\術を立ち屬欧討い襦GlobalFoundriesはSamsungから14nmfinFET\術でライセンス供与をpけた)。これらのメーカーはfinFET構]の確な∨,らかにしていないが、k般的なトレンドはらかで、より高く、より薄く、より直線的に、である。
業cのk般的なトレンドとして、GFのBannaは、薄い気メリットはHいと述べている。「薄い気オフ時のリーク電流をU御しやすくなる。トップのフィンとfのフィンがよりゲートにZづくからである。チャンネルのU御性は良くなり、よりシャープにオン/オフU御ができる。つまりサブスレッショルド電流のAがになり、リーク電流をらせる」とBannaは言う。
フィンの高さに関する問はもっと複雑になる。実際、チップメーカーがkつのICを設する場合、トータルのトランジスタのフィンの高さをめるlだが、設vはフィンを高くしたい。しかし、実的には問がHい。もちろん、フィンの高さはデザインルールに基づいてめなければならない。しかもフィンが高い気寄斃椴未盥發なる。
だからIC設vはトレードオフを考えなければならない。スケーリングにってフィンピッチをk度めたなら、`指すのフィンの高さもまる。「しかしフィンをそれよりも高くするなら、寄斃椴未瓦靴南~動電流がどの度改するかの割合を見て、最適な高さを求めなければならない」とBannaは語る。
例えば、Intelのプロセッサは~動電流を屬欧謠向がある。「同kVddで高い電流のデバイスを求めている。だからフィンは高くなりがちで、フィン間がZくなる。フィン同士がZくなると寄斃椴未屬ってしまう」と同は言う。
プロセスフローのトレードオフもある。AppliedのBrandは、「フィンは高い気良いとはずしも言えない。もちろんv路設vにとっては高い気良い。しかしプロセス笋らいえば、高い気]はMしくなる。エッチング工とギャップmめ込み工がMしくなるという点でトレードオフが要だ」と述べている。
次は何か?
フィン攵\術の妓は、16/14nmノードではわかってきたが、10nm以Tはどうか。フィンはもっと高く、フィン間はもっとZづくだろう。フィンのトレンドは二つに分かれるかもしれない。もっと高くするか、高さを維eするか、だ。
今の所、業cの妓はkつに絞られている。フィンを維eし、チャンネル材料を変える、という妓だ。実、10nmや7nmノードでは、pMOSトランジスタをGeに変えようとしている。このように半導メーカーは、性Δ屬欧諳k気如寄斃椴未了\加を望んでいない。「だから、設が容する限りフィンを高くするが、なぜシリコン以外の材料を導入するのか、そのlは電子と孔の‘暗戮屬欧燭いらだ。これが10nmあるいは7nmの次のノードのトレンドである」とLamのArghavaniは述べる。
他のメーカーも同Tする。「ゲート∨,鬟好院璽螢鵐阿垢襪燭瓩砲魯侫ンを狭くしたくなる。フィンの幅に関しては、まず10nmについてディスカッションし、6nmか7nmについて議bしよう。高いフィンはTEM屬任茲見えるかもしれないが、フィンを高くする要があるのか、わからない。それよりも消J電密度の気亡愎瓦ある。本当に電流を下げられるかどうか」とIBMのシニア\術スタッフのTerry Hookは述べる。
k機現在のロードマップに基づき、半導メーカーは、SiベースのfinFETを10nmに微細化している。しかし、7nmでは業cは二つの妓に向かうだろう。kつは、今日のfinFETでは10nmでガスLになるという考えだ。7nmでは新構]のトランジスタの導入を推進している。
もうkつの考えは、今日のfinFETを7nmまでスケーリングすることだ。このシナリオでは、チップメーカーは、10nmノードにおけるフィンの幅を8nmから7nmノードでは5nmへと縮小すると見ている。「業cは、フィン幅5nmまでは良好な性をuてきた。しかし問は、良好なラインのエッジラフネスとスムースをeったフィンを形成できるか、である」とSematechのプロセス、材料、ESH靆腓離廛蹈哀薀爛泪優献磧爾Chris Hobbsは言う。
しかし、問はこれまで見てきたように、7nmではどれほど高いフィンがuられるか、だ。「それを言うことは時期尚早だが、これは最適化問であり、それによってuられる要な~動電流とデバイスの性Δ鮓る要がある」と同は言う。
さらに考慮しなければならないこともある。「もちろん、限cは実際のプロセスの問とU御性、そして極薄チャンネルの基本的なデバイスの問にかかっている。この問には、L陥や‘暗戮離蹈后▲▲セスB^の\加がある。フィンを高くすると、FEOLの寄斃椴未箸いλ召泙靴ない問もある」とIMECのロジックプログラムのディレクタ、Aaron Theanは述べる。
では、10nm以Tで業cはどの度フィンを見直そうとしているのだろうか。答えはもうkつの問とも絡む。業cはいつまでfinFETを長しようとしているのか、である。finFETは5nmで壁に突き当たるだろう。8nmから5nmへ行くことは可Δ澄やはりフィンの幅をらし、ゲート長を]縮するOを進むことになる。しかし、5nmでは、シミュレーションによると、量子学的な閉じ込め効果が表れ始め、チャンネル内のキャリヤの挙動を変えることになる。こうなるとしきい値がjきく変動する。5nm以下では、デバイスU御の問がやってくることを心配しなければならない」とAppliedのBrandは言う。
この点で、次世代トランジスタ\術が要となる。チップメーカーはオプションをいくつか検討している。トランジスタを求めて完に創り直すわけではないとしても、く未瑤陵彖任これまで以屬貌ってくることは間違いない、と業cでは誰もが言う。