図1　EIDEC Symposiumで講演したIntel Krautschik��(左)とASML Jenkins��(��)

IntelのStrategic Technology Manager for Lithography & MicrosystemsのChristof Krautschik��（図1左）は、2015�Qには10nmノードの時代に入り、EUVが�k�雹箸錣譴襪箸慮��気鮨�した。このプロセスノードでは�S長193nmのArF�]浸レーザを使った�\術（193i）と比べ、コスト的にEUVの�気��~�Wになるとする。

Intelでは22nmはもはや量��レベルになっており、今�Q導入される新しいマイクロプロセッサ����Haswellは22nmのトライゲートFETを�W��している。Krautschik��によると、2013�Q��までには14nmの����が登場するという。さらにその2�Q後の2015�Qに登場する10nmの����は193iとEUVのミックスになるとしている。

これを�Хeするかのように、ASMLのStrategic Marketing担当VPのPeter Jenkins��(図１��)は、現在、13nm以下のプロセスを����に研�|しており、分解��22nmのNEX3300B機でのテストを行っている。R&Dレベルでは、3.8nmのLWR（line width roughness）を維�eしながら、パターンを露光する場合10nmノードを1�vの照�oできることが可�Δ世箸い�。これにはIntelのKrautschik��も露光機同士でオーバーレイを検討すると、EUVと193iの間の�気�、193i露光機同士の場合よりもオーバーレイのバラつきは少なかったという実�x�T果だとしている。

�攵�を念頭に入れたASMLの研�|では、55��/時をデモし、来�Qには70��/時も��野に入れている。光源の出��は、2014�Qに125W、2016�Qに250Wをターゲットにし到達可�Δ世蹐Δ噺�ている。10nmノードでは、トリプルパターニングだとプロセスウィンドウが小さくなりすぎて�攵�が�Mしくなるとみている。

Intelは化学�\幅レジストにも期待しており、線幅/線間隔（L/S）が16nm/16nmのパターンは露光後の後処理できれいなパターになることを確認している。

EUV�\術は、露光機だけの問��ではなく、マスクブランクスやパターン形成したマスク、レジスト、レジストベークによるアウトガスなどさまざまな問��があり、これらはEIDECが解��に向けて�Dり組んでいる。�盜颪糧焼���コンソシアムのSEMATECHもEIDECと同様、マスクの問��に�Dり組んでいる。IMECはASMLと共同で露光機開発に����しており、EUV開発は世�cの協�����Uがようやく出来つつある。����ではEIDECのマスクとレジストの進�tをレポートする��（��く）