TSVの商��化を早める平�C配���}法によりFPGAの集積度を�屬欧襯競ぅ螢鵐�ス
��(sh━)ザイリンクス社は、シリコンインターポーザ�\術を使い、FPGAチップを複数つなぐ新しい高集積化�\術を開発したと発表した。3D IC��の�\術であるTSV（through silicon via）を使いながら3次元にチップを積み�_ねるのではなく、2次元に配��する。�eに積むとTSVホールの配��の�U(ku┛)限やインターポーザにおける配線設��の�O�y(t┓ng)度が��なわれるため、現段階では�k�陲離ぅ瓮献磧爾鮟�いて����化されていない。
図1 TSVとシリコンインターポーザを使い3D ICの商��化へ���k歩を踏み出す
ザイリンクスがこの�\術を発表した場所は��湾である。��湾にはASEという後工��ファウンドリ世�cナンバーワンの企業があり、�i工��ナンバーワンのTSMCもある。TSV�\術は�i工��、後工��のどちら�笋任發任�るプロセスである。それぞれの専業メーカーが��湾にあることは、ユーザーから見ると実にビジネスのやりやすい地域となり、��湾が3D ICの拠点にふさわしい拠点となりうる。
この�\術は、FPGAの集積度をムーアの法�Г閥Δ砲気蕕��屬欧茲Δ箸垢襪箸�に使う�\術である。FPGAは最終����に使うことは稀で、たいていの場合SoCなどの高集積ICを設��する場合の設��のハードウエア検証に使うことが�Hい。このためチップの専�~�C積はそれほど問��にならない。今�vの�\術のように複数のチップを横に並べる��(sh┫)法は3次元化の最�]�{(di┐o)�`にある。
ただし、横に並べるメリットは何か。FPGA����を1個ずつ並べても同じように見えるが、単��チップを1個ずつ接��するユーザーから見ると、配線工��が��(r┫n)常に複雑になる。高集積のFPGAを�u接させたチップ同士をつなぐ場合には1万もの接��点をデータが走ることになるという。インターポーザからTSVでボール端子を出せばプリント基��メーカーの煩わしさは��来と変わらない。ユーザーにとってはリスク軽��(f┫)となる。2つのFPGAチップをプリント基���屬吠造戮訃豺腓犯罎戮襪函��_ねたシリコンでは接��のバンド幅は1W当たり100倍となり、レイテンシは1/50に縮まると同時に、高�]のシリアルあるいはパラレルI/Oは使わなくて済む。
ザイリンクスは、この�\術を28nmのVirtex-7シリーズのLX2000Tデバイスに適��し、すでに入�}可�Δ淵愁侫肇Ε┘▲汽檗璽肇帖璽�ISE Design Suit 13.1を使ってソフト開発できるとする。この28nmのLX2000Tは、現在最先端の28nmプロセスを使った最�j(lu┛)集積度のFPGAと比べてロジック容量は3.5倍以�屬砲覆蝓▲轡螢▲襯肇薀鵐掘璽个鮟言僂靴森盻言僂�28nmFPGAと比べてもロジック容量は2.8倍にも達するという。
このチップは高集積向けマイクロバンプ�\術を使い、TSMCの28nmプロセスで�攵�する。複数のFPGAをプリント基��に搭載する場合と比べて、消�J電��、システムコスト、基���v路の複雑さ、のどれも��て優れているとしている。TSMCのシニアバイスプレジデントであるShang-Yi Chiang��(hu━)によると、TSVとシリコンインターポーザを使ってシリコンをその�屬謀觝椶垢���(sh┫)法は、ザイリンクスにとってリスクが軽��(f┫)され、量�����屬砲△襪箸いΑ�
