図1　��低消�J電��から64ビットサポートのハイエンドまで　出�Z：ARM

これらのCPUアーキテクチャに加えて、グラフィックスであるGPU（graphic processing unit）、システムIP、フィジカルIP、ソフトウエアなどへの拡�j(lu┛)も図っている。ただし、低消�J電��にフォーカスしたIPベンダーというビジネスモデルは変えない。直接の顧客は半導��メーカーである。半導��の先にあるユーザを見据えた����開発戦�Sのポリシーも��るがない。半導��そのものが����からシステムへと変容しているため、チップの先にある応��を見据え開発することで企業価値を高めている。いくつかの例を12月に開かれたARM Forumから紹介する。

マイコン��のコアCortex-M0+は、さらなる低消�J電��を狙ったマイコンに向けたもの。CR2032のボタン電池1個で15�Q間動作させるという�`�Yを設定している。この条�Pは、デューティ比1%、TSMCの90LPプロセス（低消�J電��の90nm）で作る場合に当てはまる。この�`�Yこそ、IOT（internet of things）への応��を狙ったものといえる。

IOTは��てのモノがインターネットでつながるという��念だ。ZigBeeなどの低消�J電��プロトコルをベースとするワイヤレスセンサネットワークから進�tしてきている。腕時��や蓂i、ソーラーシステム、�O動販売機、レンタル建機、トラックやバス、照���_(d│)�困覆匹△蠅箸△蕕罎襯皀里�インターネットとつながり、それらの�X��をモニターする。橋�悗����僂里佞發箸覆匹縫錺ぅ筌譽好札鵐汽優奪肇錙璽�を構築する試みはすでに行われている。防�瓮�メラをインターネットにつなげば、抑�V��は今以�屬帽發泙襦�トンネル内の�W井��や壁などにセンサを��け、常時モニターするような応��も考えられている。

新しいCortex-M0+が狙うマイコン応��では、割り込み処理が絶えず行われ、しかもスリープ�X��も�Hい。割り込み命令が来た後すぐにその仕��を処理できるようにするため、割り込みコントローラを充実させ（図2）、しかもパイプラインの本数を2段に��(f┫)らした。パイプライン処理で長い間待たされること（レイテンシ）を防ぐためだ。加えてプログラムメモリへのアクセスも最適化している。素早く立ち�屬�るようにシングルサイクルで動作できる高�]I/Oインターフェースも設けている。もちろん��来のCortex-M0やCortex-M3との�岼霧澳浩�があり、�J�Tのコンパイラやデバッグツールも使える。

図2　IOT向けのマイコンコアCortex-M0+　出�Z：ARM

ARMの基本路線であるモバイル応��では、タブレットやスマホが低消�J電��ながら高性�Δ�求められるようになってきたため、これらをシステム的に両立させるためのbig.LITTLEアーキテクチャ(図3)の実例が出てきた。これは、高性�Δ�CPUコアと低消�J電��のコアを1チップ�屬謀觝椶掘▲織屮譽奪箸覆匹両W(w┌ng)���X��に応じてプロセッサを切り��えることで消�J電��を最適化するものである。例えば、ビデオやゲーム、ブラウジングなど比較的�_い処理にはハイエンドのCortex-A15デュアルコア（big）を使い、メールやSMSなど常時接��で軽い処理をするときにはCortex-A7デュアルコア（LITTLE）を使う。Cortex-A15デュアルコアは現在のスマホに入っているプロセッサの5倍の性�Δ如�Cortex-A7デュアルコアでも現�Xプロセッサよりも高性�Δ世箸靴討い襦�

図3　性�Δ魄欸eしながら消�J電��を下げられるbig.LITTLEアーキテクチャ　出�Z：ARM

それぞれのデュアルコアからなるCPUクラスタにはL2キャッシュメモリを含んでおり(図3)、�QCPUシングルコア同士のメモリーコヒーレンシを保っている。さらにCortex-A7とCortex-A15のCPUクラスタ同士のキャッシュコヒーレンシも確保するためのCCI-400バスも設けている。キャッシュコヒーレンシは、プロセッサが変わってもキャッシュ内容の同�k性を保つための仕組みである。

スマホでウェブブラウジングをしている時に電�Bがかかってくるような�X況は、割り込み処理が入る�Z型例である。このbig.LITTLEのソフトウエアでは、GIC-400割り込みコントローラによって、割り込みが入るとプロセッサ負荷に�瓦靴禿�切なCPUへ�々圓垢襦�さらにスレッド単位で最適なCPUを割り当てるようにスケジューラが実�△気譴討い襦�このスケジューラは、割り込みがない場合でも負荷に応じて適切なCPUやクラスタを��(li│n)�Iする。

ブラウジングしながら音楽を聴くという応��では、big.LITTLEアーキテクチャはCortex-A15だけで処理する場合と比べ、同じ性�Δ魍諒櫃靴覆�ら消�J電��は半��(f┫)している（図4）。

図4　big.LITTLEは同じ性�Δ脳嫡J電��を半��(f┫)　出�Z：ARM

ARMはこれまで最高の性�Δ鮓悗�CPUアーキテクチャARMv8についても発表した。32ビットシステムながら64ビットもサポートし、SIMD（single instruction multiple data）アーキテクチャを踏��しながら、高�]の暗��(gu┤)化処理、浮動小数点演�Q機�Δ眦觝椶靴討い�(図5)。ARMv8アーキテクチャのハイエンドプロセッサの例として、Cortex-A50シリーズを11月に発表したが、このほどその詳細も��らかにした。

図5　ハイエンドのARMv8アーキテクチャ　出�Z：ARM

A50シリーズの最初の����は、ハイエンドのCortex-A57とCortex-A53である。A57は、現在のスマホと同じ消�J電��で性�Δ�3倍、タブレットやノートPC向けのモバイルコンピューティング�ξ�で5倍という。さらに64ビットをサポートし、最�j(lu┛)16コアまで集積可�Α△箸靴討い襦�A53はCortex-A9と同じ性�Δ脳嫡J電��が40%ですむ、チップ�C積は25%削��(f┫)している（A9が32nmとしてA53は20nm）。

FINFETを�W(w┌ng)��する10nm��のプロセス�\術に関しても、TSMCとは16nm、GlobalFoundriesとは14nmのFINFETプロセスを開発中だ。これによりフィジカルIP（出��がGDS IIのマスクデータ）を提供するようになる。