��雑なSoCを設��する�屬�IPの�W(w┌ng)��と、TLM（トランザクションレベルモデリング）などの抽��(j┫)化は�Lかせない。SoCには、ユーザーの要求する低いコストと差別化戦�Sに合わせて、50〜100個ものさまざまなIPを1チップに集積する。この場合、アナログやデジタル、ソフトウエアのIPを集積するときのボトルネックがどこになるのかを探し、ユーザーの要求とIPとの関係を引き出す。

�J�TのIPを新しい応��に合わせて調�Dし再�W(w┌ng)��できるようにするためには、Verilogなどを使ってRTLを書くのではなく、高位合成向けにはSystemC、アルゴリズムを���QするためのプログラムはC/C++で書く、というような抽��(j┫)レベルの高いESL設��を行う。これによってコード行数は��り、デバッグも少なくできるため、再�W(w┌ng)��できるように調�Dするための時間は1/10に��らせるという。

加えて、新しいSoCアーキテクチャ、IP�h価、IPの集積化する場合のミスを防ぐため、その実���X��を�O動で見ることのできる検証ツールを使い、実�◆塀言儔宗砲垢觧�間を��来の1/3の時間に�]縮する。

SoC����の設��は3〜4ヵ月�]くできる。ここでSoCの消�J電��や集積化するときの�U約条�Pなどを見積もり、解析する。TLMとRTL�駘�合成によって�駘�設��を済ませ、IPの�駘�集積、SoCのバスや消�J電��、クロック����などを見積もり、早期にフィードバックをかけることで実際の値との差を��らしていく。FPGAなどのシリコンプロトタイピングも�W(w┌ng)��してハードウエアの検証を行う。

ソフトウエア開発はSoC����設��とほぼ同時に始めることでソフトウエア開発期間を3〜5カ月�]縮できる。ここでは、プロセッサモデルや仮�[的なIPを作りソフトウエアシステムを搭載することを�[定して開発を進める。ここでもTLMベースの独�OIPと、SystemCを実行できるシミュレータを����する。

最初のシリコンで完��動作を実現するためには、設��→実�□�シリコンプロトタイピング→�h価、の繰り返しを�科�に行い定性的な予�Rを出来るだけつぶしていく。定量的な�h価を行うことで3〜6ヵ月�I約できるとしている。

こういった�}法を使うことで、開発コストの削��、開発期間の�]縮、1発完動が可�Δ砲覆襪箸靴�、4000万ドルのSoCを開発するのに、最�j6500万ドルのコスト�\がありうると指�~した。その内、直接のコストとして1700万ドル、��れによるミスや作り直しなどのリスクで�擇犬襯灰好箸�4800万ドルと見積もっている。