SPIフォーラム「3次元プロセスの壁とソリューション」
2015�Q1月30日(金)　13:30〜17:00
御茶ノ水　ソラシティカンファレンスセンター
主��：株式会社セミコンダクタポータル

3次元ICは今、二つの�T味を�eつようになりました。FinFETやNANDフラッシュのようなプロセスの3次元化と、TSVやインターポーザを使ってチップを�_ねていくパッケージングの3次元化があります。セミコンポータルでは、プロセスの3次元化と、パッケージングの3次元化の違いを��らかにし、1月と3月にそれぞれ、SPIフォーラム「3次元プロセスの壁とソリューション」と「3次元実�△悗量O」を開��します。
1月の「3次元プロセスの壁とソリューション」では、これまでのMOSFETのプレーナ構�]から16/14nmの3次元構�]について議�bします。半導��メーカーはその16/14nmFinFETプロセスで�Z労していると言われています（セミコンポータル2014�Q12月の「finFETを���Cリニューアルに」を参照）。 さらにその先の10nmも含め、FinFETの動向が2014 IEDMで��らかになってきました。2014 IEDMを含めたFinEET�\術の最新動向を東�B�j学の平本俊�r教�b、16/14nmFinFETプロセスの開発�X況をファウンドリ企業のUMC、細いゲートの加工に使われるエッチング����や平たん化のCMP����等の�X況を東�Bエレクトロン、16nm FinFETで作ったSRAM�\術についてルネサス、FinFETのシミュレーションモデルをはじめ設��の�菘世�らメンターグラフィックスがそれぞれ語ります。
最先端のプロセス�\術をディスカッションする場として、SPIフォーラム「3次元プロセスの壁とソリューション」にぜひご参加ください。

■プログラム

モデレータ：�氾跳�二 (セミコンポータル��集長)

13:30	開会の挨拶とセミナーの�貉� セミコンポータル　��集長　�氾帖〃�二
13:35	16/14nm FinFET�\術の最新トレンド〜2014 IEDMから 東�B�j学 �攵��\術研�|所　教�b　平本　俊�r�� 先端CMOSの開発は22/20nm世代から16/14nm世代に突入した。プレーナーバルクMOSFETは完��に�eを消し、バルクFinFET、SOI FinFET、FDSOIがしのぎを削っている。2014�Q12月に開��された国際電子デバイス学会（IEDM）ではTSMC、インテル、IBMなどからこれらの先端CMOSプラットフォーム�\術の発表が相次いだ。本講演では、2014 IEDMの�b文を中心に、先端デバイスの最新トレンドを紹介する。 �S歴 1989�Q東�B�j学工学�U研�|科電子工学専���F士課���T了。同�Q、（株）日立��作所デバイス開発センタ入社。1994�Q東�B�j学�攵��\術研�|所�\教�b、2002�Q同教�b。シリコン集積ナノデバイスの研�|に����。2006-2011�QMIRAIプロジェクトテーマリーダー。2003-2009�QIEDM委�^。2015�QVLSIテクノロジーシンポジウムGeneral Chair。
14:10	UMC FinFET Technology Solutions UMC Vice President, Corporate Development　Dr. JJ Wu Industry insatiable demands for high performance, low power, low cost continue driving semiconductor innovation. FinFET technology, with its unique device characteristics, is a major platform to support that innovation in the decades to come. The optimization of the technology for PPCA advantages has begun. FinFET technology’s high performance and low power characteristics are extraordinary. However, increasing technology and design challenges are driving small and midrange customers to more heavily rely on a complete ecosystem. This talk highlights UMC’s unique strength to provide FinFET solutions to a large client product base ranging from computing, communication, consumer, automotive etc. �S歴 JJ Wu advises senior executive leadership of the United Microelectronics Corporation (UMC) by assessing exploratory technologies and developing recommendations for corporate strategies. In her present roles, JJ mentors the integration of company-wide Total Quality Management with state-of-the-art Information Technology for delivering world-class quality with customer-trusted foundry capabilities. JJ joined UMC in 2014 after completing her sabbatical education leave from IBM as a Distinguished Engineer with the Systems & Technology Group. She is a bi-lingual (English / Mandarin) technologist recognized for her exceptional skills at delivering firstof-a-kind results that create intellectual property and product commercial success. Her accomplishments have been validated by receiving many industry and academic awards in leading new business opportunities, global alliances, strategic planning, R&D program management, technology innovation, product architecture and design. In a dynamic, multi-disciplined industry with fluid boundaries and growing complexities, JJ has created a unique approach by developing an intimate industry understanding through embracing her customers’ business challenges. For example, she is currently mentoring technical leaders of Huawei Technologies in product methodologies for networking systems and services. JJ earned her PhD from Caltech. She is a strong believer of lifetime learning. She has recently completed a MS candidacy with Stanford and UVM in computer science emphasizing Networks / SDN and BIG DATA algorithms to deepen her knowledge and skills in contemporary technology. You are invited to check out her profile on LinkedIn:http://www.linkedin.com/in/jjwuvt
14:45	3次元デバイスが求める����・プロセス�\術 東�Bエレクトロン SPEマーケティング・プロセス開発本�陝�SPEマーティング�� �霙溝緲�　早川　崇�� �M��する微細化要求、その実現のためにメモリ・ロジックデバイス双�気法⊃刑猯禅擇喊傾暑]の導入が��須となっています。インテル社は先端デバイス�\術を牽引し、High-k/Metal Gate(45nm)の適��、FinFET�\術(22nm)を他社に先�~けて量�僝しました。現在は先端ファウダリ、ロジックメーカーにて16/14nmデバイスの量���ヾ鼻⇔�ち�屬欧�本格化しています。今�v、3次元デバイスが求める����・プロセス�\術、また、同時に進行する微細化�\術に関して発表します。
15:20	Break
15:30	最先端16nmFinFETを��いた�Z載情報機�_向け内��SRAMの開発について ルネサスエレクトロニクス ���kソリューション��業本�陝．灰��\術��業統括�陝＼濕�基盤ライセンス推進�陝��霙后／卦錙々斉��� 最先端16nm FinFETを��いた内��SRAM開発の設����例を報告する。��来の�O動運転を��野にいれた�Z載情報機�_は�jきな進化を�~げており、CPUやリアルタイム画�欺萢�における低電��・高�]動作が要求される。FinFETの導入で消�J電��抑�Uと性�Ω��屬鯀世Δ�、このFinFETでは�v路定数最適化が�Mしい。今�v、新しいアシスト�v路�\術を開発、FinFET�w�~のばらつき考慮した高信頼・最適設��を紹介する。 �S歴 1990�Q��菱電機株式会社入社カスタムLSI開発センター����、2003�Q株式会社ルネサステクノロジ�R�M転籍、2010�Qルネサスエレクトロニクス株式会社へ企業統合し、現在に至る。 マイコン/SoC内��SRAMの開発に����。最先端デバイス�官�のSRAM設��、低電���\術開発に携わる。1990�Q徳���j学�j学院電気電子工学専��（�T士課��）�T了、2008�Q神戸�j学�j学院情報電子科学専��（�F士課��）�T了。
16:05	EDAツールの3次元デバイスへの�官� メンター･グラフィックス･ジャパン テクニカル・セールス本�陝�Calibreグループ　マネージャー　��子　和之（ようろご　かずゆき）�� 3次元デバイス構�]が�駘�設��フローに与える影�xと、マルチパターニングなど他のイノベーションとFinFETの相互作��が�駘�設��フローに与える影�xを、ユーザがなるべく�T識することなく3次元デバイス要�Pに�官�できるようにするEDAの�Dり組みをご紹介します。
16:40	�@刺交換会/閉会

プログラムは変��される可��性があります。ご了�Rください。

■参加申込

参加�p��は終了しました。

＜定�^＞ 80�@
＜参加�J��＞
お��払で「振込」を���Iされた�気蓮▲�ンライン登�{後に表��される「参加証」画�Cの左�屬鬟�リックして�亠畚颪鬟瀬Ε鵐蹇璽匹靴討�ださい。

	【早期割引】 〜1/23(金)まで	【通常】 1/24（土）以�T
セミコンポータル会�^*	16,200��(税込)	19,440��(税込)
�k般	24,840��(税込)	30,240��(税込)

*セミコンポータルのパートナー会�^企業には�k定の無料�d待枠があります。

■場所

ソラシティカンファレンスセンター 1階 Room C
〒101-0062
東�B都�h代田区神田駿�Q��4-6
TEL: 03-6206-4855
FAX: 03-6206-4854
http://solacity.jp/cc/access/

■セミナー����局

株式会社セミコンダクタポータル
TEL: 03-5733-4971
e-mail: spiforum@semiconportal.com