��Pennsylvania State Universityと��NIST（���欹Y���\術研�|所）、英IQEは、エネルギーギャップを崩すようなTFETについて述べた。このトランジスタは、人��に�mめ込むことのできる医��デバイス��に開発された。エネルギーギャップは、ほぼゼロあるいはブロークンギャップに�Zいとしている。電子がバリアを突き�sけトンネリングしやすくするためだ。このTFETは�e��(sh┫)向に電流を流す構�]だが、端子は��て表�Cから�Dり出せるようにしている(図1)。InGaAs/GaAsSb�UのIII-V��トランジスタをベースとしている。チャネル長200nmのブロークンギャップTFETは、740µA/µmと高い�~動電流を�uている。RF相互コンダクタンスは700µS/cmと高く、遮��周�S数はVDS＝0.5Vで19GHzである。

図1　�e型TFETのTEM（透�垠薪纏匕家���）�^真　出�Z： Suman Datta��、Pennsylvania State University

「このトランジスタは当研�|所で開発した。ロジックLSI��のMOSFETを��き換え、消�J電��の問��を解��しようという狙いである。今�vの試作で高周�S応��の可��性が�k歩進んだと見ている��人��に�mめ込む����でデータを処理し送信するといった低消�J電��の応��に使いやすくなる」とPennsylvania�j(lu┛)の�j(lu┛)学院�擇�Bijesh Rajamohanan��は同�j(lu┛)のウェブサイトで述べている。

もう1�P、IEDMでの�`玉は、Intelが共鳴トンネルFET（R-TFET）を発表したことだ。このデバイスのサブスレッショルド電流の��きは、3桁の電流�J(r┬n)囲に渡って25mV/桁と��峻である。これによってゲート長が9nmを切るTFETにスケーリングできるとする。

このR-TFETは、Intelのダブルゲートヘテロ接合TFETと同様の材料の組み合わせを使う��「nチャンネルTFETのソース�覦茲謀粗蛎咾猟磴ぅ┘奪犬魴eつ材料がある。このバンドの配�`によって、狭い��角ポテンシャル井戸がヘテロ接合のソースエッジに出来る。この井戸型ポテンシャルは�`�g的な共鳴エネルギー��位を�eつ。半古�Z的な見��(sh┫)をするなら、この設��はトンネリングするための実効的なバンドギャップが�\えるので、TFETの�~動電流を下げることになる」とIntelの研�|�vであるUygar Avci��とIan Young��は言う。

「この共鳴エネルギー��位がソースの価電子帯レベルに�k致したときだけ、デバイスはオンする。このため、オンとオフの�覦茣屬鬟肇鵐優襪垢覲箙腓�高�]に変化する。この�T果、R-TFETは、ヘテロ接合TFETよりも��峻なサブスレッショルド電流が�uられるという�lだ」と述べている。

�O己組�E化ReRAM
�B�^変化メモリReRAMはフラッシュメモリを��き換えようとして開発が��発だ。NANDフラッシュと比べ書き換え時間が�]く、書き換え�v数も�Hいと言われている。IEDMでは、�HくのReRAMの発表があった。中でもStanford�j(lu┛)学はメタル-�┣祝�ReRAMデバイスについて発表した。このメモリは、ジブロック共�_合��による�O己組�E化プロセスを使って���]されている。このパターニング�\術を使えば、このメモリデバイスを12nm以下に比例縮小できる。2層のTiOx/HfOxデバイス(図2)を試作し、2.5Vで書き込み、もっと低い電圧でスイッチング動作させ、10の7乗�vの書き換え�v数を�uている。スイッチング�]度は50nsとしている。

図2　DSAプロセスで作��されたReRAMデバイス　出�Z：Stranford University

Stanford�j(lu┛)の�O己組�E化プロセスでは、ジブロック共�_合��のPS-b-PMMAは、プロピレングリコールメチルエーテルアセテートに溶ける��試料を窒素雰囲気中、185℃で12時間アニールすると�O己組�E化しやくなる、と同�j(lu┛)は述べている。この後、試料をDUV（遠��外光）で10分間露光し、�饋��┐�20分間浸す。PMMA成分を��(li│n)�I的に除去することで、直径20nmの穴が並んだこのPSテンプレートが�uられる。このPSテンプレートはエッチング��のマスクになるという��「ジブロック共�_合��による�O己組�E化プロセスは、��来のリソグラフィ�\術よりももっと効率よく、�W価にナノスケールのチップを���]できるだろう」とStanford�j(lu┛)学電気工学科のH.-S. Philip Wong教�bは同�j(lu┛)のウェブサイトで述べている。

FinFET��FD-SOI
Intel以外の�j(lu┛)�}半導��メーカーは、20nm以�Tのロジックノードではさまざまなオプションを調べている。16nm/14nmノードでは、少なくとも二つの�j(lu┛)きな��(li│n)�I肢がある。finFETか、FD-SOI（Fully depleted silicon on insulator）プレーナMOSFETか、いずれかだ。IEDMでは、TSMCが16nmのfinFETプロセスについて初めて述べた。STMicroelectronicsとCEA-Leti、ルネサス、GlobalFoundries、SoitecはFD-SOIに関する発表を行った。これは14nmノード以�Tに向けたゲート長20nmのデバイスである。

その�k�陲箸靴�、TSMCの16nm finFET�\術では、0.07平��(sh┫)ミクロンのSRAMとCu/low-k配線、high-kメタルゲートなど、モバイルSoCへの応��を��野に入れている。TSMCによると、このトランジスタは、30mV/V未満のDIBLで�]チャンネル効果を抑え、nMOS/pMOSとも、0.75Vで520/525µA/µmのドレイン電流Idsatを�eち、オフ電流Ioffは30pA/µmという��性を�eつ。

Finのパターニングと48nm finピッチのバルクCMOSは、ピッチ・スプリッティングというリソグラフィ�\術を使って���]したという。このパターニング�\術で64nmのメタルピッチを可�Δ砲靴拭�

FD-SOIに関しては、STMicroelectronicsなどが20nmゲートと25nm厚のBOX�┣祝譴鮖箸辰�UTBB（ultra-thin body and box）デバイスを発表した。この�\術は、nチャンネルMOSにはシリコン、pチャンネルMOSにはSiGeチャンネルを�W(w┌ng)��するデュアルチャンネルFETが��長だとしている。実効電流IeffはnMOS/pMOSでそれぞれ630/670µA/µm、オフ電流IoffはVdd0.9Vで100nA/µm。「チャンネルに歪みを導入し、RDSエピタキシーと接合深さを最適化することで、高性�Δ���2世代のUTBBデバイスを開発できた。これにより14nmへスケーリングできる」とSTMicroelectronicsのQing Liuシニアスタッフエンジニアは語っている。

Mark LaPedus,　Semiconductor Engineering (http://semiengineering.com/)